摘 要： 隨著芯片集成度的提高及封裝技術(shù)的發(fā)展，系統(tǒng)設(shè)計與調(diào)試變得越來越困難，基于Quartus II軟件自帶的第二代系統(tǒng)級調(diào)試工具SignalTap II，采用EP4CE15F17C8的FPGA開發(fā)板為實驗平臺，以AD9280為核心進行數(shù)據(jù)采集系統(tǒng)的設(shè)計和調(diào)試。結(jié)果表明，采用SignalTap II可以有效地提高系統(tǒng)設(shè)計效率，增強對系統(tǒng)內(nèi)部數(shù)據(jù)變化的監(jiān)測，為復(fù)雜的數(shù)字系統(tǒng)設(shè)計調(diào)試提供了一種高效、便捷的方法。
關(guān)鍵詞： FPGA； 嵌入式邏輯分析儀； SignalTap II； 數(shù)據(jù)采集

    隨著FPGA技術(shù)應(yīng)用的日益廣泛，特別是可編程單芯片系統(tǒng)（SoPC）技術(shù)的發(fā)展，使得FPGA的設(shè)計任務(wù)越來越復(fù)雜，芯片內(nèi)部具體工作變得集成化、不可視化。為了提高設(shè)計的高效性，更加方便地觀察內(nèi)部工作情況，這樣設(shè)計人員就需要一種簡易有效的調(diào)試工具，以盡可能縮短調(diào)試時間、監(jiān)視內(nèi)部狀態(tài)。傳統(tǒng)的FPGA系統(tǒng)設(shè)計方法測試復(fù)雜，由于芯片封裝形式、引腳數(shù)量等條件的變化顯現(xiàn)出很多不足。針對這些問題，本文以數(shù)據(jù)采集系統(tǒng)設(shè)計為例， 提出了一種高效系統(tǒng)硬件調(diào)試方法[1-3]。
    SignalTap II是由Altera公司推出的Quartus II設(shè)計軟件中的硬件調(diào)試工具，它通過在工程中引入嵌入式邏輯分析儀ELA(Embedded Logic Analyzer)，利用FPGA的內(nèi)部資源，將片外調(diào)試工具的邏輯移植到片內(nèi)，直接在片內(nèi)實現(xiàn)系統(tǒng)調(diào)試，即通過JTAG接口將外界數(shù)據(jù)移植到FPGA內(nèi)部SRA1M進行存儲，不斷地在Quartus II軟件環(huán)境中刷新數(shù)據(jù)顯示[4-7]。本文以高速ADC數(shù)據(jù)采集系統(tǒng)進行系統(tǒng)設(shè)計與調(diào)試為例，進行說明。
1 系統(tǒng)總體框圖及工作原理
    系統(tǒng)前期設(shè)計主要用到外圍的信號調(diào)理和A/D轉(zhuǎn)換模塊，后期通過FPGA芯片,利用SignalTap II工具對轉(zhuǎn)換得到的信號進行操作。系統(tǒng)工作原理：首先，由外界的帶干擾信號源產(chǎn)生-5 V~+5 V的模擬信號經(jīng)過信號調(diào)理電路，經(jīng)過A/D轉(zhuǎn)換器的轉(zhuǎn)換，將模擬信號變成了數(shù)字信號，在FPGA控制下進行數(shù)字信號處理，并且通過SignalTap II工具對數(shù)據(jù)采集系統(tǒng)進行硬件調(diào)試。系統(tǒng)總體框圖如圖1示。

2 硬件部分設(shè)計
2.1 前端采集電路
    本文數(shù)據(jù)采集系統(tǒng)的ADC電路模塊設(shè)計由信號輸入接口、調(diào)理電路和高速ADC芯片組成。前端ADC數(shù)據(jù)采集電路設(shè)計如圖2所示。

    系統(tǒng)采用了AD9280作為A/D模數(shù)轉(zhuǎn)換芯片，它是ADI公司推出的一款性能優(yōu)良的轉(zhuǎn)換器，具有8 bit分辨率，最高可達32 MSPS的轉(zhuǎn)換速度。ADC數(shù)據(jù)采集系統(tǒng)模塊的AD9280轉(zhuǎn)換電路理論設(shè)計中，模擬信號輸入由AD9280的AIN端口流入,并且保證模擬信號輸入的幅值范圍是0~2 V。在系統(tǒng)設(shè)計具體實現(xiàn)過程中，保證幅值在-5 V~+5 V的范圍模擬信號從輸入端輸入，首先經(jīng)過由AD8065芯片構(gòu)建信號調(diào)理電路，使信號幅值轉(zhuǎn)換成0~2 V,使其能夠適合接入AD9280芯片中。其中轉(zhuǎn)換公式為：
 
2.2 頂層模塊電路設(shè)計
    由圖1所示，選用Quartus II工具，將ADC電路模塊與SignalTap II邏輯模塊連接到一起進行硬件調(diào)試[8-10]。頂層模塊電路設(shè)計如圖3所示，系統(tǒng)數(shù)據(jù)的調(diào)試、驗證轉(zhuǎn)換到系統(tǒng)內(nèi)部實現(xiàn)，免去了采用外接大量資源進行調(diào)試，降低了系統(tǒng)的外部的資源消耗。

    圖3中，F(xiàn)PGA系統(tǒng)時鐘CLOCK,頻率為50 MHz，作為AD模塊采樣的時鐘，也作為硬件調(diào)試工具SignalTap II的采樣時鐘信號；AD_DB[7..0]作為經(jīng)過信號調(diào)理后的模擬信號進入A/D轉(zhuǎn)換器中，經(jīng)過ADC模塊轉(zhuǎn)換為8 bit的數(shù)字信號AD_OUT[7..0]輸出，進入存儲器模塊用于SignalTap II的測試模塊。
3 軟件部分設(shè)計
3.1 系統(tǒng)軟件設(shè)計
    系統(tǒng)軟件設(shè)計流程圖如圖4所示。根據(jù)FPGA開發(fā)流程進行設(shè)計，詳細列出了SignalTap II文件的設(shè)置流程。首先通過Verilog HDL語言編寫FPGA程序，編譯通過后，通過Tools/SignalTap II Logic Analyizer 建立.STP文件，將數(shù)據(jù)采集系統(tǒng)實例添加到文件中并配置該文件的參數(shù)，保存編譯并下載程序，運行調(diào)試，改進設(shè)計。

文件進行配置，設(shè)置采樣時鐘為CLOCK，該項對應(yīng)顯示信號波形的分辨率，SignalTap II在采樣時鐘的上升沿暫存被測信號；采樣深度為8 KB，其中存儲模式(buffer acquisition mode)選擇連續(xù)存儲模式；設(shè)置觸發(fā)條件為basic由系統(tǒng)自動捕獲相應(yīng)的數(shù)據(jù)，協(xié)助調(diào)試設(shè)計。將.STP文件配置完成保存、重新編譯工程，通過JTAG模式下載.SOF文件到FPGA 中。AD_DB為系統(tǒng)的AD輸入信號，AD_OUT[0]到AD_OUT[7]為模擬量經(jīng)過A/D轉(zhuǎn)換后得到的數(shù)字量的結(jié)果。
    系統(tǒng)測試時，模擬信號經(jīng)輸入端口輸入正弦信號，打開.STP文件， 點擊“Autorn Analysis ”選項即可以查看待測信號波形，可以根據(jù)需要選擇波形的顯示方式。測得本系統(tǒng)AD9280轉(zhuǎn)換器的輸出信號波形如圖6所示。AD_DB記錄顯示輸入模擬信號波形，被采集系統(tǒng)量化后，采樣數(shù)據(jù)由AD_DB[0]~AD_DB[7]的8 bit方波顯示；實驗調(diào)試方法，首先可以通過觀察對比AD_DB波形是否符合模擬信號輸入波形;其次,觀察AD_DB[0]~AD_DB[7]每一位數(shù)據(jù)的變化，進行對比驗證，從實時處理的界面上監(jiān)視系統(tǒng)內(nèi)部情況，從顯示結(jié)果觀察系統(tǒng)內(nèi)部邏輯狀況，核對數(shù)據(jù)采集過程中數(shù)據(jù)的誤碼、丟失等現(xiàn)象，幫助開發(fā)人員及時查找錯誤，進而縮短開發(fā)周期。

    使用SignalTap II工具，系統(tǒng)調(diào)試不需要外接專用的儀器，它在器件內(nèi)部觸發(fā)捕獲節(jié)點信息進行分析、判斷系統(tǒng)存在的故障；系統(tǒng)調(diào)試減少成本，降低設(shè)備要求，方便系統(tǒng)調(diào)試，拓寬調(diào)試環(huán)境；系統(tǒng)調(diào)試時間明顯縮短，測試變得簡單、可靠。本文以AD9280為核心構(gòu)建的ADC數(shù)據(jù)采集系統(tǒng)為例進行設(shè)計,結(jié)果表明,數(shù)字系統(tǒng)采用SignalTap II工具可以很方便地監(jiān)測系統(tǒng)內(nèi)部數(shù)據(jù)變化，降低了系統(tǒng)設(shè)計與驗證時間，縮短了設(shè)計周期，對提高復(fù)雜系統(tǒng)設(shè)計效率有重要意義。
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