摘 要： 簡(jiǎn)要介紹了云閃探測(cè)系統(tǒng)的工作原理。為滿足對(duì)系統(tǒng)中各通道幅相不一致性測(cè)試的需求，設(shè)計(jì)了一款精度高、穩(wěn)定性好的信號(hào)源。該信號(hào)源以Altera公司FPGA芯片EP1C3T100為控制核心，以ADI公司DDS芯片AD9954為信號(hào)合成器。詳細(xì)給出了信號(hào)源的硬件實(shí)現(xiàn)和高速邏輯控制電路設(shè)計(jì)，測(cè)試結(jié)果表明,該信號(hào)源性能良好,具有很好的應(yīng)用和推廣價(jià)值。
關(guān)鍵詞： 云閃探測(cè)； 校正信號(hào)源； FPGA； AD9954
云閃是發(fā)生在云內(nèi)或云際間的閃電。云閃放電過(guò)程中輻射的甚高頻(VHF)電磁脈沖使航天航空飛行器和通信電子設(shè)備等面臨巨大威脅，因此對(duì)云閃監(jiān)測(cè)和預(yù)警技術(shù)的研究得到越來(lái)越普遍的重視[1-2]。
云閃VHF輻射源定位技術(shù)可分為干涉法(ITF)或到達(dá)時(shí)間差法(TOA)。在基于干涉法的云閃探測(cè)系統(tǒng)中，需要使用信號(hào)源對(duì)各通道幅相不一致性進(jìn)行校正。本文以DDS芯片AD9954作為信號(hào)合成器，采用FPGA芯片EP1C3T100對(duì)其進(jìn)行邏輯控制，再通過(guò)對(duì)AD9954的輸出信號(hào)進(jìn)行調(diào)理，實(shí)現(xiàn)頻率分辨率高、體積小、控制靈活的校正信號(hào)源，滿足了云閃探測(cè)系統(tǒng)的機(jī)內(nèi)自測(cè)試(BIT)需要。
1 云閃探測(cè)系統(tǒng)工作原理
如圖1所示,探測(cè)系統(tǒng)中5陣元天線接收110 MHz~118 MHz頻率范圍內(nèi)的云閃VHF輻射信號(hào)，經(jīng)由限幅器、低噪聲放大器(LNA)、帶通濾波(BP)、可變?cè)鲆娣糯笃?VGA)和二級(jí)放大后，輸入ADC進(jìn)行帶通采樣，并在FPGA中作數(shù)字下變頻(DDC)處理得到5路I/Q信號(hào)，最后在數(shù)字信號(hào)處理器(DSP)中完成對(duì)輻射源方位角和仰角的估計(jì)。
為避免因設(shè)備內(nèi)部I/Q通道的幅相不一致影響探測(cè)精度，系統(tǒng)需定期檢修。在測(cè)試模式下，將校正信號(hào)源產(chǎn)生的5路信號(hào)加載至各個(gè)接收通道，并在DSP中求得各I/Q通道的幅相不一致性誤差,即可實(shí)現(xiàn)系統(tǒng)機(jī)內(nèi)自檢測(cè)，大大減少故障診斷所耗費(fèi)的人力、物力[3]。
2 總體設(shè)計(jì)結(jié)構(gòu)
校正信號(hào)源的總體結(jié)構(gòu)如圖2所示。系統(tǒng)由控制單元、信號(hào)產(chǎn)生單元、信號(hào)調(diào)理單元和供電單元組成。控制單元選用Cyclone系列FPGA芯片EP1C3T100作為控制器，通過(guò)在其內(nèi)部搭建邏輯電路模塊實(shí)現(xiàn)對(duì)系統(tǒng)工作時(shí)序的控制； PC通過(guò)JTAG接口對(duì)控制邏輯進(jìn)行在線調(diào)試[4]，將調(diào)試完成的可執(zhí)行文件通過(guò)AS配置方式下載至Flash串行存貯器EPCS1SI8N進(jìn)行固化存儲(chǔ)，消除了FPGA芯片SRAM結(jié)構(gòu)需對(duì)可執(zhí)行文件重復(fù)下載的弊端。信號(hào)產(chǎn)生單元選用ADI公司的DDS芯片AD9954作為信號(hào)合成器,該芯片頻率控制字位寬為32 bit，頻率轉(zhuǎn)換精度高；內(nèi)置14位DAC,最大內(nèi)部工作時(shí)鐘為400 MSPS，可產(chǎn)生上限值約160 MHz、頻率分辨率為0.01 Hz并實(shí)現(xiàn)0.022°間隔相位調(diào)諧的高質(zhì)量信號(hào)[5],達(dá)到輸出110 MHz~118 MHz頻段測(cè)試信號(hào)的設(shè)計(jì)指標(biāo)，其幅度、相位、頻率連續(xù)可調(diào)。
AD9954為差分電流型輸出，因此需設(shè)計(jì)對(duì)應(yīng)負(fù)載電路轉(zhuǎn)換為電壓型輸出。在信號(hào)調(diào)理單元中，變壓模塊將差分電壓信號(hào)合成為單端信號(hào)，經(jīng)由濾波、功分器后加載至定位系統(tǒng)各個(gè)接收通道。供電單元為系統(tǒng)芯片提供工作電壓。
3 系統(tǒng)硬件實(shí)現(xiàn)
3.1 電源和時(shí)鐘設(shè)計(jì)
供電單元前端接入220 V工頻電壓,用220 V轉(zhuǎn)12 V交流變壓器得到12 V交流電壓，然后通過(guò)橋式整流電路，得到8 V直流電壓作為轉(zhuǎn)壓源，經(jīng)芯片LT1764EQ降為5 V穩(wěn)壓源，DDS、FPGA、存儲(chǔ)器等芯片所需的1.5 V、1.8 V和3.3 V工作電壓再經(jīng)由LT1763EST系列芯片對(duì)5 V分別轉(zhuǎn)壓獲取；芯片工作電源電路通過(guò)放置去耦電容和旁路電容濾除雜波干擾。
信號(hào)源與整個(gè)云閃探測(cè)系統(tǒng)在測(cè)試模式下工作時(shí)序是一體的，為保證信號(hào)源與整個(gè)系統(tǒng)同步工作，系統(tǒng)接入有源晶振為FPGA和DDS芯片提供時(shí)鐘信號(hào)；以MC100LVEL16芯片為核心的時(shí)鐘電路將晶振輸出的單端信號(hào)轉(zhuǎn)為差分時(shí)鐘信號(hào)作為AD9954輸入時(shí)鐘；DDS Core內(nèi)部時(shí)鐘乘法器對(duì)其進(jìn)行倍頻后使AD9954系統(tǒng)時(shí)鐘達(dá)到400 MSPS，以滿足高頻信號(hào)合成需要。
3.2 信號(hào)負(fù)載電路設(shè)計(jì)
AD9954內(nèi)嵌數(shù)/模轉(zhuǎn)換器(DAC)輸出兩路差分電流信號(hào)，為實(shí)現(xiàn)I/U信號(hào)轉(zhuǎn)換，其輸出管腳必須通過(guò)一個(gè)串聯(lián)電阻與AVDD連接；其輸出電流乘以串接電阻的值不應(yīng)該超過(guò)0.5 V。輸出電流的大小根據(jù)等式IOUT=39.19/RSET求取，RSET為24引腳接入模擬地時(shí)的串聯(lián)電阻值，阻值約為3.92 k?贅；另有4個(gè)分壓電阻來(lái)抑制共模電壓。
3.3 信號(hào)調(diào)理電路設(shè)計(jì)
調(diào)理電路主要分為變壓、濾波、功分三部分，實(shí)現(xiàn)步驟如圖3所示。要實(shí)現(xiàn)差分電壓轉(zhuǎn)單端電壓，首先要考慮怎樣對(duì)輸出共模電壓進(jìn)行偏置，其次還要盡可能避免新增噪聲干擾，因此選用Mini公司的一款變壓器ADT1-1WT。該變壓器為無(wú)源器件，引入噪聲可忽略，且具有電流隔離能力，工作頻段為1~400 MHz，插入損耗僅為1 dB；利用其匝數(shù)比為1:1、原副邊互換性能不變的特點(diǎn)，將該變壓器的副邊接DDS輸出，實(shí)現(xiàn)電壓偏置的同時(shí)在原邊輸出合成的單端信號(hào)。
信號(hào)源輸出固定頻段的信號(hào)，應(yīng)對(duì)合成的單端信號(hào)進(jìn)行以輸出頻段為通頻帶的帶通濾波；系統(tǒng)選用Mini公司的帶通濾波器BPF-A113+作為濾波實(shí)現(xiàn)的核心器件，該濾波器通頻帶寬108 MHz~118 MHz，插入損耗約為2 dB,VSWR介于1.14~1.44之間，滿足設(shè)計(jì)指標(biāo)。
為保證5路測(cè)試信號(hào)具有較好的幅相一致性，采用功分器將單端信號(hào)分為5路， Mini公司型號(hào)為SCP-5-1的功分器可工作在2 MHz~200 MHz的寬頻帶，插入損耗低，通道之間隔離度好，適合在信號(hào)源系統(tǒng)中作為功分器件使用。
4 FPGA內(nèi)部邏輯電路設(shè)計(jì)
FPGA作為信號(hào)源的控制核心,主要功能是上電后自動(dòng)讀取EPCS存儲(chǔ)器中配置數(shù)據(jù),以SPI串行通信方式實(shí)現(xiàn)對(duì)AD9954內(nèi)部寄存器控制字的寫(xiě)入[5-6],使信號(hào)源為云閃探測(cè)系統(tǒng)提供測(cè)試信號(hào)。為保證控制字寫(xiě)入次序的準(zhǔn)確性,基于Quartus II 9.0軟件平臺(tái),采用Verilog HDL編譯實(shí)現(xiàn)的FPGA邏輯電路設(shè)計(jì)的頂層結(jié)構(gòu)如圖4示。頂層模塊主要由時(shí)鐘分頻、ROM地址位產(chǎn)生、控制字存儲(chǔ)ROM和控制字發(fā)送這幾個(gè)子模塊組成。控制字寫(xiě)入的具體流程為：
(1)通過(guò)Quartus II 9.0軟件將要寫(xiě)入的控制字存放于借助Matlab生成的*.mif文件內(nèi)，然后編譯固化在控制字存儲(chǔ)模塊ROM0內(nèi)；
(2)根據(jù)控制字個(gè)數(shù)num修改ROM0地址位產(chǎn)生模塊address計(jì)數(shù)位數(shù)n，滿足等式2n≥num；
(3)系統(tǒng)初始化完成后，發(fā)送模塊send從控制字存儲(chǔ)模塊ROM0讀取一個(gè)8 bit控制字節(jié)開(kāi)始對(duì)AD9954進(jìn)行SPI寫(xiě)操作，每完成一個(gè)控制字的寫(xiě)入都會(huì)輸出給address模塊一個(gè)高電平，address模塊產(chǎn)生地址位加1，開(kāi)始進(jìn)入下一個(gè)控制字的讀寫(xiě)周期。
信號(hào)源選擇輸出114 MHz的正弦波進(jìn)行結(jié)果驗(yàn)證，因此只需對(duì)AD9954控制功能寄存器CFR1、CFR2和頻率控制字寄存器FTW0寫(xiě)入控制字即可。圖5是FPGA控制AD9954產(chǎn)生114 MHz正弦波的時(shí)序仿真結(jié)果,其中clk是系統(tǒng)時(shí)鐘，SCLK為AD9954串行通信時(shí)鐘，outdata為依次寫(xiě)入的控制字節(jié)，SDIO為輸出數(shù)據(jù)，sel為單個(gè)控制字寫(xiě)操作完成標(biāo)志，ad9954_updata是給管腳IO_UPDATA的高電平[5-7]。
5 系統(tǒng)測(cè)試
使用示波器進(jìn)行系統(tǒng)測(cè)試，圖6所示為校正信號(hào)源1~4路信號(hào)在力科公司HDO4034型高精度四通道示波器上的顯示結(jié)果；圖7所示為校正信號(hào)源第5路信號(hào)在普源公司DS5102MA型示波器上的顯示結(jié)果。信號(hào)源實(shí)際輸出頻率值與預(yù)設(shè)值誤差很小，且波形平滑，穩(wěn)定度高，效果理想。
校正信號(hào)源產(chǎn)生測(cè)試信號(hào)的質(zhì)量，在一定程度上影響著云閃探測(cè)系統(tǒng)性能的好壞。本文采用FPGA控制DDS器件作為信號(hào)合成的主體部分，實(shí)現(xiàn)調(diào)制靈活的信號(hào)輸出，通過(guò)調(diào)理電路進(jìn)一步處理，信號(hào)源可為云閃探測(cè)系統(tǒng)進(jìn)行機(jī)內(nèi)自檢測(cè)時(shí)提供符合指標(biāo)要求的測(cè)試信號(hào)，以滿足實(shí)際需要。在Quartus II 9.0軟件中對(duì)頂層文件進(jìn)行參數(shù)重置, 使AD9954工作在其他模式下，或通過(guò)增加外圍調(diào)理電路輸出其他類型信號(hào)，便可滿足部分設(shè)備系統(tǒng)對(duì)幾十kHz到上百M(fèi)Hz范圍內(nèi)不同特性BIT測(cè)試信號(hào)的要求，具有較強(qiáng)的普適性。
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