摘 要： 簡要介紹了云閃探測系統(tǒng)的工作原理。為滿足對系統(tǒng)中各通道幅相不一致性測試的需求，設計了一款精度高、穩(wěn)定性好的信號源。該信號源以Altera公司FPGA芯片EP1C3T100為控制核心，以ADI公司DDS芯片AD9954為信號合成器。詳細給出了信號源的硬件實現(xiàn)和高速邏輯控制電路設計，測試結果表明,該信號源性能良好,具有很好的應用和推廣價值。
關鍵詞： 云閃探測； 校正信號源； FPGA； AD9954
云閃是發(fā)生在云內或云際間的閃電。云閃放電過程中輻射的甚高頻(VHF)電磁脈沖使航天航空飛行器和通信電子設備等面臨巨大威脅，因此對云閃監(jiān)測和預警技術的研究得到越來越普遍的重視[1-2]。
云閃VHF輻射源定位技術可分為干涉法(ITF)或到達時間差法(TOA)。在基于干涉法的云閃探測系統(tǒng)中，需要使用信號源對各通道幅相不一致性進行校正。本文以DDS芯片AD9954作為信號合成器，采用FPGA芯片EP1C3T100對其進行邏輯控制，再通過對AD9954的輸出信號進行調理，實現(xiàn)頻率分辨率高、體積小、控制靈活的校正信號源，滿足了云閃探測系統(tǒng)的機內自測試(BIT)需要。
1 云閃探測系統(tǒng)工作原理
如圖1所示,探測系統(tǒng)中5陣元天線接收110 MHz~118 MHz頻率范圍內的云閃VHF輻射信號，經(jīng)由限幅器、低噪聲放大器(LNA)、帶通濾波(BP)、可變增益放大器(VGA)和二級放大后，輸入ADC進行帶通采樣，并在FPGA中作數(shù)字下變頻(DDC)處理得到5路I/Q信號，最后在數(shù)字信號處理器(DSP)中完成對輻射源方位角和仰角的估計。
為避免因設備內部I/Q通道的幅相不一致影響探測精度，系統(tǒng)需定期檢修。在測試模式下，將校正信號源產(chǎn)生的5路信號加載至各個接收通道，并在DSP中求得各I/Q通道的幅相不一致性誤差,即可實現(xiàn)系統(tǒng)機內自檢測，大大減少故障診斷所耗費的人力、物力[3]。
2 總體設計結構
校正信號源的總體結構如圖2所示。系統(tǒng)由控制單元、信號產(chǎn)生單元、信號調理單元和供電單元組成?？刂茊卧x用Cyclone系列FPGA芯片EP1C3T100作為控制器，通過在其內部搭建邏輯電路模塊實現(xiàn)對系統(tǒng)工作時序的控制； PC通過JTAG接口對控制邏輯進行在線調試[4]，將調試完成的可執(zhí)行文件通過AS配置方式下載至Flash串行存貯器EPCS1SI8N進行固化存儲，消除了FPGA芯片SRAM結構需對可執(zhí)行文件重復下載的弊端。信號產(chǎn)生單元選用ADI公司的DDS芯片AD9954作為信號合成器,該芯片頻率控制字位寬為32 bit，頻率轉換精度高；內置14位DAC,最大內部工作時鐘為400 MSPS，可產(chǎn)生上限值約160 MHz、頻率分辨率為0.01 Hz并實現(xiàn)0.022°間隔相位調諧的高質量信號[5],達到輸出110 MHz~118 MHz頻段測試信號的設計指標，其幅度、相位、頻率連續(xù)可調。
AD9954為差分電流型輸出，因此需設計對應負載電路轉換為電壓型輸出。在信號調理單元中，變壓模塊將差分電壓信號合成為單端信號，經(jīng)由濾波、功分器后加載至定位系統(tǒng)各個接收通道。供電單元為系統(tǒng)芯片提供工作電壓。
3 系統(tǒng)硬件實現(xiàn)
3.1 電源和時鐘設計
供電單元前端接入220 V工頻電壓,用220 V轉12 V交流變壓器得到12 V交流電壓，然后通過橋式整流電路，得到8 V直流電壓作為轉壓源，經(jīng)芯片LT1764EQ降為5 V穩(wěn)壓源，DDS、FPGA、存儲器等芯片所需的1.5 V、1.8 V和3.3 V工作電壓再經(jīng)由LT1763EST系列芯片對5 V分別轉壓獲??；芯片工作電源電路通過放置去耦電容和旁路電容濾除雜波干擾。
信號源與整個云閃探測系統(tǒng)在測試模式下工作時序是一體的，為保證信號源與整個系統(tǒng)同步工作，系統(tǒng)接入有源晶振為FPGA和DDS芯片提供時鐘信號；以MC100LVEL16芯片為核心的時鐘電路將晶振輸出的單端信號轉為差分時鐘信號作為AD9954輸入時鐘；DDS Core內部時鐘乘法器對其進行倍頻后使AD9954系統(tǒng)時鐘達到400 MSPS，以滿足高頻信號合成需要。
3.2 信號負載電路設計
AD9954內嵌數(shù)/模轉換器(DAC)輸出兩路差分電流信號，為實現(xiàn)I/U信號轉換，其輸出管腳必須通過一個串聯(lián)電阻與AVDD連接；其輸出電流乘以串接電阻的值不應該超過0.5 V。輸出電流的大小根據(jù)等式IOUT=39.19/RSET求取，RSET為24引腳接入模擬地時的串聯(lián)電阻值，阻值約為3.92 k?贅；另有4個分壓電阻來抑制共模電壓。
3.3 信號調理電路設計
調理電路主要分為變壓、濾波、功分三部分，實現(xiàn)步驟如圖3所示。要實現(xiàn)差分電壓轉單端電壓，首先要考慮怎樣對輸出共模電壓進行偏置，其次還要盡可能避免新增噪聲干擾，因此選用Mini公司的一款變壓器ADT1-1WT。該變壓器為無源器件，引入噪聲可忽略，且具有電流隔離能力，工作頻段為1~400 MHz，插入損耗僅為1 dB；利用其匝數(shù)比為1:1、原副邊互換性能不變的特點，將該變壓器的副邊接DDS輸出，實現(xiàn)電壓偏置的同時在原邊輸出合成的單端信號。
信號源輸出固定頻段的信號，應對合成的單端信號進行以輸出頻段為通頻帶的帶通濾波；系統(tǒng)選用Mini公司的帶通濾波器BPF-A113+作為濾波實現(xiàn)的核心器件，該濾波器通頻帶寬108 MHz~118 MHz，插入損耗約為2 dB,VSWR介于1.14~1.44之間，滿足設計指標。
為保證5路測試信號具有較好的幅相一致性，采用功分器將單端信號分為5路， Mini公司型號為SCP-5-1的功分器可工作在2 MHz~200 MHz的寬頻帶，插入損耗低，通道之間隔離度好，適合在信號源系統(tǒng)中作為功分器件使用。
4 FPGA內部邏輯電路設計
FPGA作為信號源的控制核心,主要功能是上電后自動讀取EPCS存儲器中配置數(shù)據(jù),以SPI串行通信方式實現(xiàn)對AD9954內部寄存器控制字的寫入[5-6],使信號源為云閃探測系統(tǒng)提供測試信號。為保證控制字寫入次序的準確性,基于Quartus II 9.0軟件平臺,采用Verilog HDL編譯實現(xiàn)的FPGA邏輯電路設計的頂層結構如圖4示。頂層模塊主要由時鐘分頻、ROM地址位產(chǎn)生、控制字存儲ROM和控制字發(fā)送這幾個子模塊組成?？刂谱謱懭氲木唧w流程為：
(1)通過Quartus II 9.0軟件將要寫入的控制字存放于借助Matlab生成的*.mif文件內，然后編譯固化在控制字存儲模塊ROM0內；
(2)根據(jù)控制字個數(shù)num修改ROM0地址位產(chǎn)生模塊address計數(shù)位數(shù)n，滿足等式2n≥num；
(3)系統(tǒng)初始化完成后，發(fā)送模塊send從控制字存儲模塊ROM0讀取一個8 bit控制字節(jié)開始對AD9954進行SPI寫操作，每完成一個控制字的寫入都會輸出給address模塊一個高電平，address模塊產(chǎn)生地址位加1，開始進入下一個控制字的讀寫周期。
信號源選擇輸出114 MHz的正弦波進行結果驗證，因此只需對AD9954控制功能寄存器CFR1、CFR2和頻率控制字寄存器FTW0寫入控制字即可。圖5是FPGA控制AD9954產(chǎn)生114 MHz正弦波的時序仿真結果,其中clk是系統(tǒng)時鐘，SCLK為AD9954串行通信時鐘，outdata為依次寫入的控制字節(jié)，SDIO為輸出數(shù)據(jù)，sel為單個控制字寫操作完成標志，ad9954_updata是給管腳IO_UPDATA的高電平[5-7]。
5 系統(tǒng)測試
使用示波器進行系統(tǒng)測試，圖6所示為校正信號源1~4路信號在力科公司HDO4034型高精度四通道示波器上的顯示結果；圖7所示為校正信號源第5路信號在普源公司DS5102MA型示波器上的顯示結果。信號源實際輸出頻率值與預設值誤差很小，且波形平滑，穩(wěn)定度高，效果理想。
校正信號源產(chǎn)生測試信號的質量，在一定程度上影響著云閃探測系統(tǒng)性能的好壞。本文采用FPGA控制DDS器件作為信號合成的主體部分，實現(xiàn)調制靈活的信號輸出，通過調理電路進一步處理，信號源可為云閃探測系統(tǒng)進行機內自檢測時提供符合指標要求的測試信號，以滿足實際需要。在Quartus II 9.0軟件中對頂層文件進行參數(shù)重置, 使AD9954工作在其他模式下，或通過增加外圍調理電路輸出其他類型信號，便可滿足部分設備系統(tǒng)對幾十kHz到上百MHz范圍內不同特性BIT測試信號的要求，具有較強的普適性。
參考文獻
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