帶隙基準(zhǔn)源是模擬集成電路及數(shù)?；旌霞呻娐返闹匾M成部分。隨著SoC工作頻率的不斷提高，芯片內(nèi)部的一些高速數(shù)字電路及噪聲敏感模擬(或射頻)電路對參考電壓的高頻抑制能力的要求越來越高。設(shè)計一款寬頻帶高電源抑制比PSRR(Power-Supply Rejection Radio)、低溫漂TC(Temperature Coefficient)、受工藝偏差影響小的帶隙基準(zhǔn)源BGR(Bandgap)供內(nèi)部電路使用是SoC電源管理系統(tǒng)的關(guān)鍵。

    電源電壓往往存在約10%的波動以及噪聲干擾，BGR的作用是提供一個穩(wěn)定的、受溫漂影響小的參考電壓，并且該電壓對電源端的波動及噪聲也有足夠的抑制能力。傳統(tǒng)的BGR在高頻段(100 kHz以上)的電源抑制能力較差，為此，通過對BGR電源抑制能力的影響路徑仔細(xì)分析與優(yōu)化，使得BGR輸出參考電壓與電源電壓有效隔離，達到寬頻帶高電源抑制比的性能要求。
    在SoC應(yīng)用中，電平轉(zhuǎn)換、數(shù)據(jù)轉(zhuǎn)換電路及其他射頻電路對BGR提出了更低溫漂系數(shù)的要求。因此，低溫漂系數(shù)成為了大多數(shù)BGR相關(guān)論文研究最多的一個性能指標(biāo)，二次、三次甚至更高次溫漂補償電路層出不窮，具有代表性的包括指數(shù)補償法[1]、線性補償法[2]、不同材質(zhì)電阻補償法[3]等。本文提出一種PTAT2（正溫度系數(shù)）電流產(chǎn)生電路，對溫漂進行二次補償，電路結(jié)構(gòu)簡單，能夠?qū)崿F(xiàn)寬溫度變化范圍BGR更小的溫漂系數(shù)。
1 電路設(shè)計分析與實現(xiàn)
1.1 高電源抑制比電路設(shè)計
    首先通過細(xì)致的理論分析，揭示電源電壓對BGR輸出電壓的影響路徑。電源抑制比即輸出基準(zhǔn)電壓對電源電壓紋波或噪聲波動的響應(yīng)，公式表示為：
    
    為此，國內(nèi)外學(xué)者對此提出了很多解決方案。比如，采用Cascode PMOS結(jié)構(gòu)代替單級PMOS管作調(diào)整管[4]，以提高輸出阻抗，隔離電源電壓紋波對輸出的影響，但此方案對高頻PSRR改善不佳；參考文獻[5]在PMOS調(diào)整管上疊加NMOS管，NMOS管的偏置采用電源濾波后的電壓，雖然提高了PSRR，但也消耗了很大的電壓裕度；參考文獻[6]采用兩級線性調(diào)整結(jié)構(gòu)來隔離電源電壓，這種方案不但增加了電路的復(fù)雜性，且損耗了面積和靜態(tài)功耗。
    下面將針對影響PSRR的三條主要路徑提出電路設(shè)計采用的方案，如圖1所示。圖2為圖1的簡易小信號模型圖。

    圖1所示電源干擾紋波到達Vref的路徑主要有：路徑i，由BGR反饋環(huán)路調(diào)整(主要路徑)；路徑ii，由調(diào)整管M1～M4有限的跨導(dǎo)引起；路徑iii，由運放對電源電壓的有限電源抑制能力引起。
 
1.1.1 NMOS Cascode結(jié)構(gòu)
    如圖1所示，采用NMOS管M2源跟隨結(jié)構(gòu)作為調(diào)整管，使得M2工作在飽和區(qū)，輸出參考電壓在路徑ii上有效地隔離電源電壓。與傳統(tǒng)的BGR采用PMOS管共源結(jié)構(gòu)相比，前者能夠提供更高的阻抗，隔離效果更好，后者由于寄生電容耦合及MOS電流源高頻PSRR差等原因[7]，高頻電源抑制比性能受限。
    設(shè)計采用3.3 V電源電壓，擁有足夠的電壓裕度。為了更好地隔絕電源擾動對BGR輸出的干擾，進一步提高對電源的阻抗，采用Cascode NMOS管M1設(shè)計，使得M1工作于飽和區(qū)，對電源等效阻抗提高了一個量級，從而更好地提高電源抑制能力。
1.1.2 RC濾波
    為了避免Cascode NMOS管M1的柵端直接采用電源電壓VDD偏置，使得紋波抖動直接由路徑i射隨至M1的源端，設(shè)計采用RC濾波對電源電壓進行隔離，如圖1所示。
    RC濾波電路隔離了路徑i上電源電壓對M1柵端至源端的干擾，解決了傳統(tǒng)帶隙基準(zhǔn)源因為環(huán)路頻率滾降的限制[8]而無法解決的高頻PSRR性能問題。RC濾波由一個二極管方式連接的NMOS管MF及電容CF組成。在路徑i上增加一個大RC常數(shù)的低頻濾波，這個路徑上增加了一個低頻極點，使得PSRR曲線在高頻處降低20 dB。
1.1.3 折疊Cascode結(jié)構(gòu)運放
    由式(2)可知，最直接的提高電源抑制比的方法是提高運放的開環(huán)增益。為了在路徑iii上也能使得PSRR得到優(yōu)化，運放采用折疊Cascode結(jié)構(gòu)，運放的電源采用RC濾波后的電壓VRC(如圖1所示)，運放結(jié)構(gòu)如圖3所示。

2 仿真結(jié)果
    基于0.35 μm BiCMOS工藝，采用Cadence Spectre軟件進行仿真。圖6所示從上至下依次表示Cascode NMOS管M1源級的PSRR、無RC濾波電路情況下輸出Vref的PSRR、運放輸出的PSRR以及運用前三種方案后Vref的PSRR。M1的源端PSRR頻帶范圍內(nèi)小于-40 dB；運放輸出的PSRR低頻時小于-90 dB，10 MHz以上頻率時PSRR為-50 dB；增加RC濾波電路雖然在很低頻時（10 Hz以內(nèi)）略大于不加RC情況下的PSRR，但高頻(10 MHz以上)時前者比后者的PSRR至少低20 dB。從仿真圖中可以看出，1 kHz頻率以下，電源抑制比約-110 dB，最差PSRR發(fā)生在15 MHz左右， 約-59 dB。圖7是電路經(jīng)過一次溫漂補償及二次溫漂補償后的溫漂曲線圖，一次補償后BGR輸出溫漂在-40 ℃～+95 ℃溫度范圍的輸出波動約1.5 mV，溫漂系數(shù)9.5 ppm/℃；經(jīng)二次溫漂補償后，-40 ℃～+95 ℃范圍的輸出波動約0.25 mV，溫漂系數(shù)為1.5 ppm/℃。

      基于0.35 μm BiCMOS工藝，從提高SoC中帶隙基準(zhǔn)源電路的電源抑制比角度，詳細(xì)分析了傳統(tǒng)BGR電源影響輸出的路徑，研究了國內(nèi)外用于提高BGR電源抑制比PSRR的方案的優(yōu)缺點，提出了采用NMOS Cascode結(jié)構(gòu)、無源RC濾波、提高運放開環(huán)增益等電路設(shè)計方案，從三個主要路徑上很好地提高了PSRR，尤其是高頻段PSRR的性能指標(biāo)，1 Hz頻率下達到-108.5 dB，15 MHz頻率下達-58.9 dB，實現(xiàn)了寬頻帶范圍的高電源抑制比性能。二次溫漂補償電路實現(xiàn)了1.5 ppm/℃的低溫漂系數(shù)，實現(xiàn)了帶隙基準(zhǔn)源寬頻帶高電源抑制比、低溫漂的高性能指標(biāo)，具有良好的實用價值。
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