二維成像聲納形成探測(cè)范圍內(nèi)的距離-方位二維聲圖像，在地形地貌勘探、水下目標(biāo)定位等方面日益得到重視，具有廣泛的應(yīng)用前景。數(shù)字圖像聲納具有系統(tǒng)性能穩(wěn)定、圖像質(zhì)量高、處理能力強(qiáng)等優(yōu)點(diǎn)，但由于數(shù)字成像系統(tǒng)同時(shí)具有數(shù)據(jù)運(yùn)算量大、需要實(shí)時(shí)成像等特點(diǎn)，對(duì)處理器性能要求很高。隨著適用于并行處理的現(xiàn)場(chǎng)可編程門陣列(FPGA)器件的快速發(fā)展，采用大規(guī)模FPGA為核心處理器的圖像聲納，在提高了整體性能的同時(shí)，其系統(tǒng)結(jié)構(gòu)也更加簡(jiǎn)單。

    本文所介紹的成像聲納實(shí)時(shí)采集處理系統(tǒng)由Altera公司的FPGA、TI公司的DSP以及一些外圍電路組成。系統(tǒng)對(duì)各路模擬信號(hào)進(jìn)行采集，并在采集的過(guò)程中完成原始數(shù)據(jù)的存儲(chǔ)以及實(shí)時(shí)目標(biāo)方位和距離的解算，然后通過(guò)以太網(wǎng)傳送至上位機(jī)進(jìn)行顯示。本系統(tǒng)的波束形成采用DFT波束形成[1]，可以利用快速傅里葉變換（FFT）以便于FPGA器件實(shí)現(xiàn)。當(dāng)目標(biāo)處于近場(chǎng)時(shí)，需要進(jìn)行近場(chǎng)聚焦處理。設(shè)計(jì)中采用運(yùn)算量小、適合工程應(yīng)用的近場(chǎng)聚焦DFT波束形成[2]。
1 系統(tǒng)硬件組成
    如圖1所示，全系統(tǒng)硬件由數(shù)據(jù)采集存儲(chǔ)單元、實(shí)時(shí)信號(hào)處理單元及數(shù)據(jù)傳輸單元組成。可以看出，F(xiàn)PGA為整個(gè)實(shí)時(shí)處理系統(tǒng)的核心。FPGA接收來(lái)自數(shù)據(jù)采集存儲(chǔ)單元發(fā)送的數(shù)據(jù)，進(jìn)行數(shù)字濾波、正交解調(diào)、FFT波束形成及扇形變換等運(yùn)算（如圖2所示），并將處理后的結(jié)果通過(guò)DSP上傳至上位機(jī)進(jìn)行顯示和存儲(chǔ)，同時(shí)接收PC機(jī)通過(guò)DSP轉(zhuǎn)發(fā)的各種控制指令，并根據(jù)需要向各數(shù)據(jù)采集存儲(chǔ)單元下發(fā)參數(shù)和命令。

1.1 數(shù)據(jù)采集存儲(chǔ)單元
    數(shù)字采集存儲(chǔ)單元對(duì)來(lái)自換能器基陣的模擬信號(hào)進(jìn)行放大濾波，然后在其內(nèi)部FPGA的控制下，完成A/D轉(zhuǎn)換、CF卡存儲(chǔ)等功能，并完成實(shí)時(shí)采集數(shù)據(jù)流的LVDS發(fā)送。
    A/D采用了8通道、14 bit同步采樣并行變換的A/D芯片，最高采樣率為250 kS/s，采樣后得到的數(shù)據(jù)由并行接口輸出。圖像聲納需要保證所有通道具有同步的相位信息。設(shè)計(jì)中由FPGA統(tǒng)一給出同步信號(hào)SYNC，同時(shí)觸發(fā)多通道A/D同時(shí)開(kāi)啟工作，以保證相位一致性。
    A/D采集到的原始數(shù)據(jù)在FPGA的控制下分為兩個(gè)數(shù)據(jù)流。一路被寫入CF卡進(jìn)行保存，另一路通過(guò)LVDS發(fā)送器向?qū)崟r(shí)信號(hào)處理單元傳送。
1.2 實(shí)時(shí)信號(hào)處理單元
    實(shí)時(shí)信號(hào)處理模塊是本設(shè)計(jì)的核心，由一片高性能FPGA[3]完成實(shí)時(shí)信號(hào)預(yù)處理（帶通濾波、正交混頻、低通濾波）、FFT波束形成、扇形變換、數(shù)據(jù)傳輸及命令解碼、轉(zhuǎn)發(fā)等任務(wù)。其內(nèi)部實(shí)現(xiàn)結(jié)構(gòu)如圖2所示。
    FPGA工作流程如圖3所示。

1.2.1 信號(hào)預(yù)處理模塊
    模擬信號(hào)進(jìn)行A/D轉(zhuǎn)換后變?yōu)閿?shù)字信號(hào)，還需要進(jìn)行濾波、解調(diào)等處理才能進(jìn)行波束形成。信號(hào)接收模塊在接收到來(lái)自各個(gè)數(shù)據(jù)采集存儲(chǔ)單元發(fā)送的LVDS數(shù)據(jù)后，完成串/并轉(zhuǎn)換后提供給信號(hào)預(yù)處理模塊。如圖2所示，預(yù)處理模塊由帶通濾波器、正交混頻模塊、低通濾波器組成。
    信號(hào)經(jīng)帶通濾波后，輸出觸發(fā)信號(hào)給正交混頻模塊?；祛l時(shí)將各路信號(hào)與本地載波相乘，分別生成相對(duì)應(yīng)的虛部和實(shí)部信號(hào)。低通濾波與帶通濾波器的生成過(guò)程類似，該濾波系數(shù)也由Matlab生成。為了保證數(shù)據(jù)流可以被連續(xù)地、實(shí)時(shí)地進(jìn)行處理，數(shù)據(jù)經(jīng)過(guò)低通濾波器之后將被寫入乒乓RAM進(jìn)行緩存，預(yù)處理模塊與加權(quán)聚焦模塊分別讀寫不同的RAM區(qū)域以保證數(shù)據(jù)的有效性與連續(xù)性。
1.2.2 加權(quán)聚集模塊
    為了抑制旁瓣、解決近場(chǎng)條件下圖像散焦問(wèn)題，需要用加權(quán)聚焦模塊對(duì)預(yù)處理后的數(shù)據(jù)進(jìn)行處理。其過(guò)程是：聚焦系數(shù)與預(yù)處理后的數(shù)據(jù)相乘，以改變不同采集距離上數(shù)據(jù)的增益，因此聚焦系數(shù)與成像的距離有很大關(guān)系。權(quán)衡系統(tǒng)運(yùn)算的復(fù)雜性和可靠性，通過(guò)在成像距離上劃分間隔來(lái)控制加權(quán)聚焦的過(guò)程，即某個(gè)距離上采集的數(shù)據(jù)在存儲(chǔ)時(shí)被劃分為若干行，行數(shù)間隔相同的數(shù)據(jù)表示的距離間隔也相同，這樣可以將每個(gè)間隔內(nèi)部的數(shù)據(jù)與相同的聚焦系數(shù)進(jìn)行運(yùn)算，不同間隔上運(yùn)算的聚焦系數(shù)則隨著成像的距離的變化而不同。
1.2.3 FFT模塊
    512點(diǎn)FFT共由9級(jí)基2模塊完成。9級(jí)基2模塊內(nèi)部結(jié)構(gòu)相同，區(qū)別在于計(jì)算數(shù)據(jù)、存儲(chǔ)器位數(shù)不同。每一級(jí)基2模塊都含有雙口RAM及地址產(chǎn)生器、旋轉(zhuǎn)因子地址產(chǎn)生器、旋轉(zhuǎn)因子ROM、蝶形運(yùn)算單元[4]。其內(nèi)部結(jié)構(gòu)如圖4所示。

    每級(jí)基2 FFT結(jié)果的動(dòng)態(tài)范圍最多需要擴(kuò)展1 bit不會(huì)產(chǎn)生溢出，所以設(shè)計(jì)中每級(jí)擴(kuò)展1 bit，9級(jí)FFT共增加9 bit，F(xiàn)FT輸出結(jié)果為25 bit。
1.2.4 SDRAM切換控制模塊
    SDRAM切換控制模塊的主要功能是把波束形成的數(shù)據(jù)或直傳上來(lái)的原始數(shù)據(jù)按照相應(yīng)的時(shí)序要求寫入外部SDRAM芯片。當(dāng)一片SDRAM寫滿數(shù)據(jù)后，通過(guò)此切換控制模塊可以將數(shù)據(jù)寫入另一片SDRAM，從而完成數(shù)據(jù)的乒乓寫入操作。其結(jié)構(gòu)如圖6所示。

    每次上電后，SDRAM控制器自動(dòng)啟動(dòng)初始化定時(shí)器，對(duì)外部SDRAM進(jìn)行初始化并配置其工作模式。隨后NIOS處理器對(duì)SDRAM控制器的工作模式、最大地址等參數(shù)進(jìn)行設(shè)置。當(dāng)系統(tǒng)啟動(dòng)后，ABS/直傳模塊發(fā)送過(guò)來(lái)的數(shù)據(jù)會(huì)在SDRAM切換控制器的控制下寫入FIFO。而每當(dāng)FIFO寫滿后，SDRAM控制器會(huì)根據(jù)SDRAM的工作時(shí)序?qū)IFO中的數(shù)據(jù)寫入外部SDRAM中。當(dāng)寫入地址計(jì)數(shù)器達(dá)到預(yù)設(shè)最大行數(shù)時(shí)，SDRAM控制器會(huì)發(fā)出“寫滿”信號(hào)，通知切換控制器進(jìn)行切換。在讀取模式下，根據(jù)目前的工作模式，SDRAM切換控制器會(huì)采用扇形變換地址或自然順序地址從SDRAM中讀取數(shù)據(jù)并輸出。
2 系統(tǒng)軟件設(shè)計(jì)
2.1 實(shí)時(shí)信號(hào)處理單元軟件設(shè)計(jì)
    實(shí)時(shí)信號(hào)處理單元由內(nèi)部的NIOS處理器進(jìn)行控制。其負(fù)責(zé)接收來(lái)自上位機(jī)的指令，解碼后下發(fā)至各個(gè)模塊，完成參數(shù)設(shè)置、工作狀態(tài)控制等功能。由于具體的數(shù)據(jù)處理過(guò)程由FPGA內(nèi)部的硬件模塊完成(如圖3)，因此NIOS處理器的工作就是等待DSP發(fā)送工作命令、工作參數(shù)然后設(shè)置各個(gè)硬件模塊的工作狀態(tài)。
2.2 DSP軟件設(shè)計(jì)
    DSP是上位機(jī)與FPGA之間數(shù)據(jù)/命令傳輸?shù)臉蛄?。DSP通過(guò)以太網(wǎng)與上位機(jī)進(jìn)行通信，通過(guò)EMIF總線與FPGA進(jìn)行數(shù)據(jù)傳輸[5]。其主要流程是：DSP上電后初始化以太網(wǎng)控制器和EDMA控制器，然后不斷查詢以太網(wǎng)接收數(shù)據(jù)緩沖區(qū)，查看是否有上位機(jī)的控制命令。若有，則首先對(duì)上位機(jī)發(fā)出的命令給予應(yīng)答，并根據(jù)上位機(jī)的命令完成相應(yīng)的處理。當(dāng)聲納工作模式改變時(shí)，DSP會(huì)重新配置EDMA并根據(jù)需要將上位機(jī)的命令下發(fā)給FPGA。
3 成像聲納系統(tǒng)測(cè)試結(jié)果
    為驗(yàn)證成像聲納系統(tǒng)的可行性和檢測(cè)系統(tǒng)的性能，分別進(jìn)行了實(shí)驗(yàn)室實(shí)驗(yàn)和水池實(shí)驗(yàn)，對(duì)實(shí)時(shí)成像功能和基元原始數(shù)據(jù)上傳功能進(jìn)行了測(cè)試。
    圖7為成像聲納在水池實(shí)時(shí)成像的畫面，其中兩條45度平行亮線為池壁兩側(cè)的回聲成像，池壁兩側(cè)中間的亮點(diǎn)為水中乒乓球串的成像結(jié)果。圖8為基元數(shù)據(jù)上傳的截圖，顯示了8個(gè)通道的A/D采集的原始數(shù)據(jù)。

    實(shí)驗(yàn)表明，本系統(tǒng)達(dá)到了預(yù)定設(shè)計(jì)指標(biāo),工作穩(wěn)定可靠,實(shí)時(shí)成像畫面穩(wěn)定，在600×600分辨率的條件下，刷新率達(dá)到20 f/s，基元原始數(shù)據(jù)采集、上傳功能正常。
    本系統(tǒng)作為新型圖像聲納的核心組成部分, 負(fù)責(zé)完成對(duì)換能器陣元輸出信號(hào)的采集、傳輸和處理等工作。由于采用了大規(guī)模FPGA作為信號(hào)預(yù)處理及波束形成的處理器，使得系統(tǒng)結(jié)構(gòu)得到簡(jiǎn)化，系統(tǒng)性能、穩(wěn)定性得到提高。經(jīng)過(guò)試用，本系統(tǒng)在實(shí)驗(yàn)室實(shí)驗(yàn)和水池實(shí)驗(yàn)中均獲得了很好的效果。
參考文獻(xiàn)
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