中國北京，2013年5月14日–全球領(lǐng)先的測(cè)試、測(cè)量和監(jiān)測(cè)儀器提供商---泰克公司日前宣布，其將在2013設(shè)計(jì)自動(dòng)化大會(huì)（6月2 - 6日，德克薩斯州奧斯汀，819展位）上展出其最新推出的Certus2.0ASIC原型(prototyping) 調(diào)試解決方案。設(shè)計(jì)自動(dòng)化大會(huì)(DAC) 是以電子系統(tǒng)(EDA)、嵌入式系統(tǒng)及軟件(ESS) 和知識(shí)產(chǎn)權(quán)(IP) 為主題的重要大會(huì)。

首次在設(shè)計(jì)自動(dòng)化大會(huì)上亮相的Certus 2.0軟件套件和基于RTL的嵌入式儀器通過幫助實(shí)現(xiàn)完整的RTL級(jí)可視性使FPGA內(nèi)部可視性成為原型化平臺(tái)的特性，從根本上改變了ASIC原型化流程。仿真級(jí)可視性使工程師能夠使用現(xiàn)有工具在一天內(nèi)診斷多個(gè)缺陷，而不需要花一個(gè)星期或更多時(shí)間。

“FPGA合作生態(tài)系統(tǒng)范圍內(nèi)一直缺少針對(duì)ASIC原型的主動(dòng)式調(diào)試功能”，泰克公司嵌入式儀器事業(yè)部總經(jīng)理Dave Farrell表示，“設(shè)計(jì)自動(dòng)化大會(huì)參加者現(xiàn)在將能親眼目睹Certus 2.0如何從根本上改變ASIC原型化流程和顯著提高調(diào)試效率。”

主動(dòng)式調(diào)試策略

Certus 2.0允許設(shè)計(jì)人員自動(dòng)調(diào)試多FPGA ASIC原型中的每個(gè)FPGA可能需要的所有信號(hào)而很少影響FPGA的LUT。這有助于采取主動(dòng)式調(diào)試和工具化(instrumentation) 策略，使得無需通過對(duì)FPGA進(jìn)行重新編譯來調(diào)試每個(gè)新行為，而這在使用傳統(tǒng)工具時(shí)通常是一項(xiàng)需要8-18個(gè)小時(shí)的艱苦任務(wù)。其他重要功能包括：

·         根據(jù)類型和實(shí)例名稱（包括觸發(fā)器[flip-flop]、狀態(tài)機(jī)、接口和枚舉類型）進(jìn)行RTL信號(hào)的自動(dòng)識(shí)別和工具化

·         片上處理取高度壓縮的快速捕獲數(shù)據(jù)，無需使用特殊外部硬件或消耗FPGA I/O資源

·         先進(jìn)的片上（on-chip）觸發(fā)功能使嵌入式儀器也能利用邏輯分析儀觸發(fā)方法

·         以時(shí)間相關(guān)方式捕獲來自不同時(shí)鐘域和多個(gè)FPGA 的捕獲數(shù)據(jù)提供了完整的目標(biāo)設(shè)計(jì)的系統(tǒng)級(jí)視圖

Certus 2.0可運(yùn)行于任何現(xiàn)有商業(yè)或定制ASIC原型化平臺(tái)，且無需特殊連接器、電纜或外部硬件。

泰克嵌入式儀器解決方案

在2011年收購了Veridae Systems公司后，泰克嵌入式儀器解決方案在電子設(shè)計(jì)自動(dòng)化(EDA) 軟件幫助工程師解決艱巨的工具化和調(diào)試挑戰(zhàn)方面，變得越來越重要。

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關(guān)于泰克公司

60多年以來，工程師們不斷向泰克尋求測(cè)試，測(cè)量和監(jiān)測(cè)解決方案以應(yīng)對(duì)設(shè)計(jì)挑戰(zhàn)，提高生產(chǎn)效率，大幅縮短產(chǎn)品上市時(shí)間。泰克公司是一家領(lǐng)先的測(cè)試儀器提供商，為專注于電子設(shè)計(jì)、制造及先進(jìn)技術(shù)開發(fā)的工程師提供支持。泰克公司的總部設(shè)在美國俄勒岡州畢佛頓，為全球范圍內(nèi)的客戶提供備受贊譽(yù)的服務(wù)和支持。獲得前沿技術(shù)，請(qǐng)登陸www.tektronix.com.cn。