《電子技術(shù)應(yīng)用》
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一個(gè)低抖動(dòng)比1 GHz環(huán)形VCO的設(shè)計(jì)與實(shí)現(xiàn)
來(lái)源：電子技術(shù)應(yīng)用2012年第12期
田 穎1，徐江濤2
1.天津大學(xué)仁愛學(xué)院 信息工程系,天津301636; 2.天津大學(xué) 電子信息工程學(xué)院，天津300072
摘要： 通過(guò)對(duì)Weigandt模型進(jìn)行噪聲分析，采用一種改進(jìn)的差分延遲單元結(jié)構(gòu)，成功設(shè)計(jì)了一個(gè)穩(wěn)定輸出1 GHz的環(huán)形壓控振蕩器。同時(shí)，采用SMIC 0.18 μm標(biāo)準(zhǔn)CMOS工藝流片，在輸出端增加鉗位管和正反饋管使輸出電位能夠快速轉(zhuǎn)變?yōu)榻o定值，已達(dá)到高速振蕩頻率和較低噪聲比的效果。流片后測(cè)試結(jié)果表明，當(dāng)控制電壓為30 μV～800 mV時(shí)，輸出頻率可達(dá)740 MHz～1.3 GHz，并與輸入電壓之間呈現(xiàn)良好的線性性；在中心振蕩頻率為1 GHz時(shí)，噪聲電壓與信號(hào)電壓的比滿足設(shè)計(jì)要求。
中圖分類號(hào)： TN47
文獻(xiàn)標(biāo)志碼： A
文章編號(hào)： 0258-7998(2012)12-0045-03
Design and realization of a low jitter ratio 1 GHz ring VCO
Tian Ying1，Xu Jiangtao2
1.Department of Information Engineering，Renai College of Tianjin University，Tianjin 301636，China； 2. School of Electronic Information Engineering，Tianjin University，Tianjin 300072，China
Abstract： Based on the noise analysis of Weigandt model, an improved differential structure of delay cell is adopted to realize a 1 GHz ring VCO in SMIC 0.18 μm standard CMOS process. The clamping diode and positive feedback transistors are added at the output, so the output voltage transits faster to fixed swing. Therefore，the high speed oscillating frequency is achieved while low jitter ratio is guaranteed. The testing result after tape-out shows when control voltage ranges from 30 μV to 800 mV, the output frequency shows good linearity with range from 740 MHz to 1.3 GHz，while the jitter voltage to signal voltage at central 1 GHz is acceptable for the application.
Key words : VCO；PLL；jitter ratio；CMOS process

    壓控振蕩器(VCO)是鎖相環(huán)系統(tǒng)中的核心元件，很大程度上決定了鎖相環(huán)的性能(包括輸出頻率和噪聲性能)[1]。環(huán)形VCO由于具有易集成、功耗低以及調(diào)諧范圍大等優(yōu)點(diǎn)而被廣泛應(yīng)用于目前的集成電路模塊中。常見的應(yīng)用領(lǐng)域包括時(shí)鐘恢復(fù)電路、片上時(shí)鐘產(chǎn)生電路，以及芯片制造公司用于評(píng)估門級(jí)延遲和速度功耗積以篩選不合格的晶圓等[2-5]。但是，由于片上環(huán)形VCO不僅受內(nèi)部器件噪聲影響，還受耦合到電源和襯底中的由周圍數(shù)字電路開關(guān)引起的噪聲影響，因此，環(huán)形VCO的相位噪聲特性較差。如何優(yōu)化噪聲特性、改善延時(shí)單元結(jié)構(gòu)一直是國(guó)內(nèi)外學(xué)者研究的熱點(diǎn)[7-10]。


    去掉尾電流源以后，負(fù)載電阻M3和M4的柵極電壓作為電流控制信號(hào)。同時(shí)，為了提高VoP和VoN的充放電速度以及對(duì)稱性，在輸出點(diǎn)增加了鉗位管M7、M8和正反饋管M5、M6。該結(jié)構(gòu)的工作原理如下：
    (1)輸入差分對(duì)管M1、M2可以較好地抑制輸入共模噪聲和由電源線干擾引入的噪聲。M3、M4柵極電壓受偏置電路生成的Vctrl控制，作為差分對(duì)管的有源負(fù)載，可以抑制器件的1/f噪聲。另外，通過(guò)改變M3、M4的寬長(zhǎng)比可以控制M1、M2中的電流。
    (2)M7和M8管柵極和源級(jí)連在一起，即VGS=0。對(duì)于增強(qiáng)型工藝，源極和漏極之間有兩個(gè)背靠背的PN結(jié)。這時(shí)，不管VDS極性如何，總有一個(gè)PN結(jié)處于反偏狀態(tài)，源漏之間沒有導(dǎo)電溝道，即IDS=0。在延時(shí)單元中，M7、M8組成交叉耦合的二極管，使單級(jí)輸出擺幅VoP-VoN固定，從而起到限制輸出信號(hào)擺幅的作用，使延時(shí)單元對(duì)共模噪聲不敏感，既穩(wěn)定了延遲時(shí)間，也提高了系統(tǒng)的線性度。
    (3)M5和M6耦合對(duì)管構(gòu)成了正反饋結(jié)構(gòu)。如M5把VoP作為柵極電壓，當(dāng)VoP增加時(shí)，M5中電流IDS增加，M7中無(wú)電流，M3中的電流不變，則流經(jīng)M1中的電流增加，故VoN變小。也就是說(shuō)，M5與M3管并聯(lián)增加了輸出轉(zhuǎn)換時(shí)的增益，從而使得輸出信號(hào)的上升沿和下降沿變得更快，輸出波形的對(duì)稱化和對(duì)電源電壓的不敏感特性更好地改善了噪聲特性。
3 仿真、流片與測(cè)試

 


    本項(xiàng)目中VCO集成在鎖相環(huán)模塊中，其輸出作為CMOS圖像傳感器芯片的片上時(shí)鐘。由于芯片中VCO周圍分布著大量的數(shù)字電路，所以抗干擾特性尤為重要。系統(tǒng)要求VCO穩(wěn)定輸出頻率大于800 MHz，且抖動(dòng)比盡可能小。
    利用SpectreRF工具（Cadence軟件）對(duì)VCO電路進(jìn)行PSS分析，其結(jié)果如圖4所示。由圖中可見，當(dāng)控制電壓在30 μV～800 mV時(shí)，輸出振蕩頻率線性地從740 MHz～1.3 GHz變化，VCO增益約為7×105 Hz/V。
    圖5顯示了VCO輸出波形的時(shí)域特性。與圖2相比，VCO輸出擺幅變大，且轉(zhuǎn)換速率變得更陡。由式（2）和式（4）可知，VCO噪聲特性得到較大改善。Pnoise分析結(jié)果如圖6所示。

    集成了該VCO的鎖相環(huán)Die交送天津中芯國(guó)際集成電路制造公司進(jìn)行流片。對(duì)VCO輸出頻率先分頻再測(cè)試，圖7為分頻后頻率為20 MHz時(shí)示波器顯示的圖像。由圖中可知，抖動(dòng)比在可接受的范圍內(nèi)。

    本設(shè)計(jì)的壓控振蕩器以ECL延時(shí)單元為基礎(chǔ)，通過(guò)Weigandt噪聲分析，采用了一種新型延時(shí)單元結(jié)構(gòu)。該結(jié)構(gòu)在1.8 V工藝基礎(chǔ)上實(shí)現(xiàn)了與CMOS標(biāo)準(zhǔn)工藝完全兼容的高速VCO，并且其抖動(dòng)比滿足CMOS圖像傳感器系統(tǒng)的要求。
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