最近幾年，高速、高精度的title="模數(shù)轉換">模數(shù)轉換器 (ADC) 變得疾速。在2006年，一款業(yè)界一流的12-位轉換器才達到250兆采樣/秒 (MSPS)。而今天，這一速度已經翻了一番，達到了500 MSPS。14位和16-位精度的類似發(fā)展趨勢也日益明顯。這表明，在比特精度不變的條件下，ADC速度正以幾乎每年翻一番的速度發(fā)展。采樣速率增長的結果是，收斂數(shù)字時序來確保您終端系統(tǒng)的數(shù)據(jù)完整性正變得越來越重要。

要收斂時序，需在ADC和數(shù)字接收機產品說明書中找到建立時間 (tsu) 和保持時間 (th)。建立時間是接收機時鐘沿之前數(shù)據(jù)必須有效的時間，而保持時間是時鐘沿之后ADC數(shù)據(jù)必須有效的時間量（請參見參考文獻1）。ADC的建立時間和保持時間加在一起便決定了時間數(shù)據(jù)是否有效。這樣，長建立時間和保持時間是ADC的一種理想狀態(tài)。

同樣，對于數(shù)字接收機來說，通過增加建立時間和保持時間，您可以獲得規(guī)定的數(shù)據(jù)有效時間。這種情況下，數(shù)值越小越好。要收斂時序，ADC數(shù)據(jù)有效時間應該始終大于接收機的輸入要求數(shù)據(jù)有效時間。

通常情況下，ADC產品說明書有兩套時序數(shù)：一套用于輸入時鐘；另一套用于輸出時鐘。要知道您的應用使用哪一套，需考慮有多少ADC數(shù)字總線連接到您的數(shù)字接收機。不管您是什么樣的應用，收斂時序時請始終使用最小值欄中的值，因為它們代表極端情況。

在一個ADC輸出總線和一個數(shù)字接收機的最簡單情況下，數(shù)字接收機的默認時鐘連接會使用ADC時鐘輸出，有時稱作數(shù)據(jù)準備 (dataready) (DRY）。利用這種設計方法，您可以最大化ADC的建立和保持時間。使用參考輸出時鐘的產品說明書數(shù)值。

為什么？簡而言之，我們必須了解ADC內部的輸出緩沖。ADC輸出緩沖的時序隨半導體工藝、緩沖電壓電平和溫度的差異而不同。使用ADC的時鐘輸出時，工藝、電壓和溫度的差異等同地作用于ADC數(shù)字和時鐘輸出。這就避免了時鐘和數(shù)字輸出之間延遲的增加，從而最大化ADC建立時間和保持時間。

當一個系統(tǒng)中出現(xiàn)多個ADC時，需考慮兩種截然不同的情況。第一種情況中，需考慮的狀態(tài)是：這些ADC均安裝在同一顆IC上，并且每條全數(shù)字輸出總線僅提供一個時鐘輸出。（例如，在ADS62P45設計里，TI將兩個ADC集成到一顆IC中。）由于所有ADC通道都在同一顆IC上，因此工藝 、電壓和溫度處處都相同。這樣，對于最大ADC建立時間和保持時間來說，設計人員應該在多個ADC數(shù)字總線中使用ADC的時鐘輸出來鎖閉；假設能夠以這種方式來配置接收機。這種情況與前面介紹的情況類似，您可以使用被稱為ADC產品說明書輸出時鐘的建立時間和保持時間。

另一種情況中，您有多個連接單時鐘接收機的ADC IC，則您必須使用參考時鐘輸入的ADC時序數(shù)。即使您仍然在多個ADC IC輸出中使用ADC時鐘輸出來鎖閉，您也需要使用參考ADC時鐘輸入的時序數(shù)來收斂時序。至少，不同IC之間的半導體工藝會不同，從而帶來更大的延遲，并最小化ADC建立時間和保持時間。但是，如果您可以使用器件最小值收斂時序的話，那么您就可以保證接口比特誤差不會因時序而出現(xiàn)。

作者簡介

Joe Venable現(xiàn)任TI高速數(shù)據(jù)轉換器系統(tǒng)與應用工程經理。在過去的8年中，他曾擔任過模擬半導體應用與系統(tǒng)的各種職位，主要負責數(shù)據(jù)轉換器、醫(yī)學和寬帶通信。

他畢業(yè)于俄亥俄州立大學哥倫布分校 (Ohio State University, Columbus)，獲電子工程理學士學位。Joe 撰寫了多篇關于模擬的文章和應用手冊，并且多次組織并舉辦了數(shù)據(jù)轉換器研討會。