雷達(dá)目標(biāo)模擬器可以在雷達(dá)系統(tǒng)發(fā)射機(jī)不工作的條件下，按照一定的假設(shè)，模擬形成全方位、多批次、具有復(fù)雜干擾的雷達(dá)目標(biāo)信號(hào)，提供接近實(shí)戰(zhàn)的空中情報(bào)。自出現(xiàn)以來(lái)，因其實(shí)用性和成本上的優(yōu)勢(shì)成為各國(guó)的研究熱點(diǎn)。

    針對(duì)實(shí)裝雷達(dá)的特點(diǎn)，介紹了某型雷達(dá)目標(biāo)模擬器的設(shè)計(jì)與實(shí)現(xiàn)，雷達(dá)操作人員能夠在接近實(shí)戰(zhàn)的環(huán)境中進(jìn)行訓(xùn)練，有利于提高操作人員的跟蹤識(shí)別目標(biāo)的水平，最大限度地發(fā)揮雷達(dá)的作戰(zhàn)效能。
1 系統(tǒng)結(jié)構(gòu)
    系統(tǒng)結(jié)構(gòu)如圖1所示。主控計(jì)算機(jī)實(shí)現(xiàn)參數(shù)設(shè)置及理論航跡產(chǎn)生、通道實(shí)時(shí)計(jì)算和控制以及數(shù)據(jù)接收三部分功能。通過(guò)FPGA配以外部驅(qū)動(dòng)電路，實(shí)現(xiàn)雷達(dá)參數(shù)采集通道、目標(biāo)和干擾信號(hào)產(chǎn)生電路、PC104總線(xiàn)驅(qū)動(dòng)電路及同步電路的功能。

    系統(tǒng)工作時(shí)，首先通過(guò)參數(shù)設(shè)置及理論航跡產(chǎn)生軟件設(shè)置目標(biāo)及干擾航跡，并對(duì)目標(biāo)與干擾信號(hào)的參數(shù)進(jìn)行設(shè)置，計(jì)算機(jī)對(duì)硬件電路各通道的目標(biāo)和干擾包絡(luò)數(shù)據(jù)進(jìn)行初始化。航跡啟動(dòng)后，計(jì)算機(jī)在角度同步方波的控制下，從FPGA接收雷達(dá)的狀態(tài)參數(shù)，進(jìn)行模擬判斷、通道分配、相對(duì)坐標(biāo)計(jì)算、通道放大量計(jì)算及干擾處理，形成通道控制數(shù)據(jù)。角度方波回程到來(lái)時(shí)，通過(guò)PC104總線(xiàn)送至硬件電路，控制硬件電路產(chǎn)生帶有位置和速度信息的目標(biāo)與干擾信號(hào)，最后經(jīng)D/A轉(zhuǎn)換及驅(qū)動(dòng)電路形成雷達(dá)的視頻信號(hào)。
2 系統(tǒng)硬件實(shí)現(xiàn)
    綜合考慮成本與系統(tǒng)的資源需求，本設(shè)計(jì)選用Altera公司的Cyclone系列芯片EP1C12Q240C8，主控計(jì)算機(jī)采用PC104主板，外接自定義小鍵盤(pán)、磨球鼠標(biāo)和LCD顯示器，通過(guò)主板上的PC104總線(xiàn)與FPGA通信，構(gòu)成了一套嵌入式應(yīng)用系統(tǒng)，以滿(mǎn)足控制穩(wěn)定、機(jī)械尺寸小的要求。
2.1 雷達(dá)參數(shù)采集通道
    模擬雷達(dá)目標(biāo)信號(hào)時(shí)，需要采集制導(dǎo)站的工作狀態(tài)（外引導(dǎo)、掃描跟蹤、制導(dǎo)跟蹤）、目標(biāo)的照射次數(shù)和工作頻率、跟蹤目標(biāo)的參數(shù)（斜距、角度）以及實(shí)時(shí)波束指向等狀態(tài)參數(shù)。
    如圖2所示，雷達(dá)參數(shù)采集通道的核心部分為一個(gè)雙端口存儲(chǔ)器，輸入端接至制導(dǎo)站共總線(xiàn)，輸出端接至PC104總線(xiàn)，通過(guò)共享內(nèi)存的方式實(shí)現(xiàn)總線(xiàn)數(shù)據(jù)的采集，完成對(duì)制導(dǎo)站狀態(tài)和參數(shù)的讀取。制導(dǎo)站的調(diào)度機(jī)只對(duì)總線(xiàn)接口電路的存儲(chǔ)器執(zhí)行寫(xiě)操作，工控機(jī)只對(duì)雙端口存儲(chǔ)器執(zhí)行讀操作，且調(diào)度機(jī)的優(yōu)先權(quán)高于工控機(jī)。本設(shè)計(jì)利用FPGA內(nèi)部的雙端口RAM作為制導(dǎo)站計(jì)算機(jī)存儲(chǔ)器的映射。在制導(dǎo)站向其存儲(chǔ)器寫(xiě)狀態(tài)參數(shù)的同時(shí)，將該數(shù)據(jù)寫(xiě)入FPGA的RAM中，F(xiàn)PGA再通過(guò)PC104總線(xiàn)將數(shù)據(jù)傳給PC104工控機(jī)。這樣既保證了原制導(dǎo)站的總線(xiàn)誤碼率，又避免了對(duì)雷達(dá)的工作造成影響。
    圖3為雷達(dá)參數(shù)采集通道的頂層設(shè)計(jì)圖，CAB[12..0]、CDB[15..0]分別為制導(dǎo)站共總線(xiàn)的地址線(xiàn)和數(shù)據(jù)線(xiàn)，CBOPEN、CDTR、CMIO、CWR、CBHE 為調(diào)度機(jī)向制導(dǎo)站存儲(chǔ)器寫(xiě)入數(shù)據(jù)時(shí)的控制信號(hào)，同時(shí)作為FPGA內(nèi)的雙端口RAM的使能信號(hào)。ad[19..0]和data_out[7..0]分別為PC104工控機(jī)的地址線(xiàn)和數(shù)據(jù)線(xiàn)，在控制總線(xiàn)pc104_CB[4..0]使能時(shí)，將16 bit的雷達(dá)狀態(tài)數(shù)據(jù)分兩次傳輸給工控機(jī)。
2.2 目標(biāo)和干擾信號(hào)產(chǎn)生電路
    目標(biāo)和干擾產(chǎn)生電路是硬件設(shè)計(jì)的關(guān)鍵電路，負(fù)責(zé)形成各種目標(biāo)包絡(luò)信號(hào)，主要包括目標(biāo)信號(hào)通道包絡(luò)和干擾目標(biāo)調(diào)制通道包絡(luò)。
    目標(biāo)信號(hào)產(chǎn)生電路的原理如圖4所示。地址譯碼電路在局部總線(xiàn)的控制下完成各選通信號(hào)的譯碼、角度計(jì)數(shù)及RAM地址形成電路形成角度偏移信號(hào)及RAM單元的地址信號(hào)；在主控計(jì)算機(jī)的控制下，將各種目標(biāo)信號(hào)數(shù)據(jù)經(jīng)PC104總線(xiàn)寫(xiě)入RAM單元，用于形成不同目標(biāo)的包絡(luò)數(shù)據(jù)。要完整模擬目標(biāo)信號(hào)，必須模擬目標(biāo)的距離、角度和幅度特性。目標(biāo)的距離模擬可通過(guò)控制產(chǎn)生線(xiàn)性調(diào)頻目標(biāo)信號(hào)的延時(shí)時(shí)間實(shí)現(xiàn)。目標(biāo)的角度模擬可通過(guò)控制和差支路信號(hào)的幅度及相位實(shí)現(xiàn)，而目標(biāo)的幅度特性主要與目標(biāo)距離、目標(biāo)雷達(dá)的截面積和目標(biāo)起伏特性有關(guān)，可通過(guò)雷達(dá)目標(biāo)的施威林（Swerling）起伏模型控制實(shí)現(xiàn)。本設(shè)計(jì)中，將模型數(shù)據(jù)預(yù)先存儲(chǔ)在PC104的存儲(chǔ)卡中，系統(tǒng)工作時(shí)根據(jù)不同的模擬要求向FPGA的RAM中傳送相關(guān)數(shù)據(jù)，以提高系統(tǒng)的實(shí)時(shí)性。

    距離形成電路產(chǎn)生不同寬度的距離選通信號(hào)，計(jì)數(shù)步長(zhǎng)為16 bit，計(jì)數(shù)時(shí)鐘為100 MHz。在目標(biāo)包絡(luò)形成期間， RAM單元中存儲(chǔ)的數(shù)據(jù)被逐一讀出，經(jīng)距離信號(hào)選通后的包絡(luò)數(shù)據(jù)與其幅度控制信號(hào)相乘，然后輸出至D/A轉(zhuǎn)換及驅(qū)動(dòng)放大電路，進(jìn)行功率、增益調(diào)節(jié)，即可得到滿(mǎn)足系統(tǒng)要求的目標(biāo)包絡(luò)信號(hào)。在模擬多批目標(biāo)時(shí)，只需要先將各目標(biāo)的高低角/方位角包絡(luò)信號(hào)相加再輸出給D/A轉(zhuǎn)換器，因而具有良好的可擴(kuò)展性。
    干擾信號(hào)作為目標(biāo)回波信號(hào)的重要組成部分，其數(shù)學(xué)形式與目標(biāo)的信號(hào)形式相同,只是幅度的起伏特性和強(qiáng)度以及多普勒頻譜的變化范圍不同。實(shí)現(xiàn)簡(jiǎn)單干擾時(shí)，可以認(rèn)為是大量近似相等的獨(dú)立單元散射體的回波相互疊加，雜波的幅度分布特性近似服從高斯分布模型，但這只適用于早期的低分辨率雷達(dá)。實(shí)現(xiàn)復(fù)雜干擾時(shí)，需要使用不同的幅度分布模型對(duì)雜波進(jìn)行模擬，例如，地物雜波的模擬采用幅度概率分布為對(duì)數(shù)正態(tài)分布和Weibull分布的模型來(lái)描述。氣象雜波的模擬采用幅度分布為瑞利分布的高斯譜模型來(lái)描述。本設(shè)計(jì)中，將雜波模擬數(shù)據(jù)預(yù)先存儲(chǔ)在PC104的存儲(chǔ)卡中，系統(tǒng)工作時(shí)根據(jù)參數(shù)設(shè)計(jì)向FPGA的RAM中傳送雜波數(shù)據(jù)。干擾信號(hào)的包絡(luò)數(shù)據(jù)從RAM中讀出之后，不進(jìn)行距離信號(hào)選通，而是與雜波數(shù)據(jù)進(jìn)行相乘調(diào)制，然后再與均勻白噪聲相乘進(jìn)行調(diào)制，經(jīng)過(guò)兩次調(diào)制后可實(shí)現(xiàn)對(duì)不同干擾信號(hào)的模擬。均勻白噪聲可采用線(xiàn)性反饋移位寄存器LFSR（Linear Feedback Shift Register）方法產(chǎn)生，通過(guò)修改FPGA的程序來(lái)改變生成噪聲的參數(shù)，而不是改變硬件電路，因此可以方便地移植到其他電路設(shè)計(jì)中。
    高速D/A轉(zhuǎn)換及驅(qū)動(dòng)電路如圖5所示，MAX5190的8引腳(即數(shù)據(jù)位)、時(shí)鐘引腳和選通端均與FPGA相連，由FPGA為D/A提供40 MHz時(shí)鐘，同時(shí)芯片的3.3 V電源也由其電源管理引腳提供。

2.3 PC104總線(xiàn)驅(qū)動(dòng)電路及同步電路

    FPGA與PC104主板通過(guò)自定義局部總線(xiàn)標(biāo)準(zhǔn)相連，該總線(xiàn)借鑒PC104結(jié)構(gòu)和定義?？偩€(xiàn)的雙向數(shù)據(jù)收發(fā)器采用74HC245芯片，該芯片為8 bit雙向總線(xiàn)收發(fā)器，一般用于數(shù)據(jù)總線(xiàn)間的雙向異步通信，三態(tài)輸出，數(shù)據(jù)傳送方向由DIR腳控制。輸出允許控制端（GN）低電平有效，為高電平時(shí)兩端呈高阻。該總線(xiàn)使用A0～A19共20根地址線(xiàn)尋址存儲(chǔ)器，同時(shí)將使能、選通及讀寫(xiě)控制信號(hào)也用于譯碼。
    系統(tǒng)同步信號(hào)控制整個(gè)系統(tǒng)工作的起始與結(jié)束，在其低電平期間，主控計(jì)算機(jī)將空情數(shù)據(jù)寫(xiě)入各功能模塊的存儲(chǔ)單元，當(dāng)上升沿到來(lái)后，各功能模塊則按照空情數(shù)據(jù)形成所需要的目標(biāo)和干擾信號(hào)。為了克服長(zhǎng)距離傳輸線(xiàn)路上噪聲的疊加干擾，兵器送來(lái)的同步信號(hào)采取差分信號(hào)形式傳輸。在進(jìn)入FPGA之前，需要通過(guò)75175芯片將其變換為普通的TTL電平信號(hào)。
3 系統(tǒng)軟件實(shí)現(xiàn)
3.1 參數(shù)設(shè)置及理論航跡產(chǎn)生
    參數(shù)設(shè)置及理論航跡產(chǎn)生部分是系統(tǒng)的人機(jī)交互界面，用于設(shè)置目標(biāo)和干擾的航跡及參數(shù)，內(nèi)容包括：目標(biāo)的批號(hào)、機(jī)型以及干擾的屬性、時(shí)間和強(qiáng)度等。本系統(tǒng)在輸入目標(biāo)航跡并生成空情時(shí)，系統(tǒng)輸出的空情應(yīng)近似實(shí)際，即其中的目標(biāo)航跡在時(shí)間、空間上需要符合特定的要求。實(shí)際雷達(dá)的坐標(biāo)測(cè)量系統(tǒng)在實(shí)現(xiàn)和實(shí)際工作中因某些不可預(yù)測(cè)因素的影響，會(huì)產(chǎn)生觀測(cè)噪聲，因此，雷達(dá)輸出的數(shù)據(jù)應(yīng)是疊加觀測(cè)噪聲后的數(shù)據(jù)。本系統(tǒng)在“位置”項(xiàng)中對(duì)時(shí)刻t加入均值為0的正態(tài)隨機(jī)誤差形成擾動(dòng)來(lái)反映觀測(cè)噪聲，以產(chǎn)生有一定實(shí)際背景的空情。
3.2 通道實(shí)時(shí)計(jì)算和控制及數(shù)據(jù)接收
    通道數(shù)據(jù)實(shí)時(shí)處理、數(shù)據(jù)接收軟件流程圖如圖6所示。航跡啟動(dòng)后，系統(tǒng)首先對(duì)通道進(jìn)行初始化，之后等待角度同步方波回程的到來(lái)。角度同步方波的下降沿中斷計(jì)算機(jī)，中斷服務(wù)程序進(jìn)行通道數(shù)據(jù)寫(xiě)操作以及接收FPGA采集的制導(dǎo)站參數(shù)。完成數(shù)據(jù)傳輸和數(shù)據(jù)接收后，中斷服務(wù)程序發(fā)出消息，啟動(dòng)通道數(shù)據(jù)實(shí)時(shí)處理程序，通道數(shù)據(jù)實(shí)時(shí)處理程序讀取目標(biāo)數(shù)據(jù)，判斷是否滿(mǎn)足模擬條件，若不滿(mǎn)足，則執(zhí)行通道回收程序；若滿(mǎn)足，則執(zhí)行通道分配程序。若此批通道分配成功，則進(jìn)行通道數(shù)據(jù)的實(shí)時(shí)處理并顯示制導(dǎo)站的狀態(tài)參數(shù)。在下次中斷到來(lái)后，中斷處理程序即可將通道控制數(shù)據(jù)輸出到硬件電路對(duì)應(yīng)的地址單元。

4 樣機(jī)結(jié)果分析
    本設(shè)計(jì)已制作成樣機(jī)并加裝在制導(dǎo)站上進(jìn)行了聯(lián)機(jī)測(cè)試。
    圖7是系統(tǒng)設(shè)置為模擬產(chǎn)生6個(gè)距離、角度上都分離的目標(biāo)信號(hào)的測(cè)試圖，圖8是干擾背景下的目標(biāo)產(chǎn)生測(cè)試圖。由圖可看出，加干擾后的目標(biāo)較難識(shí)別與跟蹤。實(shí)測(cè)結(jié)果表明，目標(biāo)模擬效果達(dá)到了預(yù)先的設(shè)計(jì)要求。

    本系統(tǒng)以PC104 FPGA為核心器件,實(shí)現(xiàn)了對(duì)雷達(dá)目標(biāo)視頻信號(hào)的模擬，整個(gè)系統(tǒng)具有小型化、成本低、結(jié)構(gòu)簡(jiǎn)單、設(shè)計(jì)靈活的特點(diǎn)，節(jié)省了大量的人力和財(cái)力,而且能夠方便靈活地設(shè)置各種參數(shù)的產(chǎn)生，在雷達(dá)操作人員進(jìn)行搜索跟蹤目標(biāo)的訓(xùn)練中發(fā)揮了重要作用。系統(tǒng)通用性強(qiáng)，對(duì)其他類(lèi)型模擬器的設(shè)計(jì)具有借鑒意義。
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