??? 摘? 要: 數(shù)字復(fù)接技術(shù)是現(xiàn)代數(shù)字通信中常用的技術(shù)。本文給出了一種采用時分復(fù)用技術(shù),基于FPGA對語音、同步數(shù)據(jù)、異步數(shù)據(jù)等多路不同等級數(shù)字信號進行復(fù)分接設(shè)計與實現(xiàn)的方法,對設(shè)計與實現(xiàn)過程關(guān)鍵技術(shù)進行了詳細的論述,同時對設(shè)計中需要注意的問題做了必要的說明。?
????關(guān)鍵詞: FPGA;數(shù)字復(fù)接器;數(shù)字分接器;同步;碼速調(diào)整
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??? 在現(xiàn)代數(shù)字通信中,對數(shù)據(jù)傳輸容量和傳輸效率的要求越來越高,因此經(jīng)常依據(jù)時分復(fù)用[1]的原理通過數(shù)字復(fù)接與分接(簡稱數(shù)字復(fù)接技術(shù))將不同速度和不同類型數(shù)據(jù)進行合并與分離,以充分發(fā)揮和利用傳輸能力。實現(xiàn)此功能的設(shè)備稱為數(shù)字復(fù)接系統(tǒng),它由數(shù)字復(fù)接器和數(shù)字分接器兩部分組成(簡稱復(fù)接器和分接器)。數(shù)字復(fù)接系統(tǒng)設(shè)計方法多種多樣,本文介紹了一種基于FPGA特點、對多信號數(shù)字復(fù)分接器的設(shè)計方法。?
1 多信號數(shù)字復(fù)分接器的設(shè)計要求?
??? 復(fù)分接器需要完成對以下信號的復(fù)分接:?
??? (1)4路8 kB語音(符合G.729A標準)及線路信令;?
??? (2)1路4.8 kB低速同步數(shù)據(jù);?
??? (3)2路最高為2.4 kB的異步數(shù)據(jù)。?
??? 形成速率為64 kb/s的群路碼流。功能框圖見圖1。?
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2 復(fù)分接器的設(shè)計與實現(xiàn)?
2.1 復(fù)分接器的設(shè)計?
2.1.1 復(fù)分接器的幀結(jié)構(gòu)設(shè)計?
??? 本方案采用時分復(fù)用技術(shù),幀結(jié)構(gòu)見表1。?
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??? 根據(jù)表1可以計算出:?
??? 每幀的幀長L=1 280 bit?
??? 當群路碼速率fS=64 kb/s時:?
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由幀結(jié)構(gòu)設(shè)計結(jié)果可對信道容量估算如下:?
??? 4路話音壓縮成23×8×4×50=36.8 kb/s,低速異步數(shù)據(jù)2路為128×2×50=12.8 kb/s,低速同步數(shù)據(jù)1路為4.8 kb/s,總開銷為54.4 kb/s。?
??? 時分復(fù)用的分割方式是用時隙實現(xiàn)的,每一支路信號分配一路時隙,幀同步碼和其他業(yè)務(wù)信號、信令信號再分配一個或兩個時隙,這種按時隙分配的重復(fù)性圖案就是幀結(jié)構(gòu)。設(shè)計的多路信號復(fù)接器,就是按幀結(jié)構(gòu)將各種信息規(guī)律性地相互交插匯總成64 kb/s的群路碼流。?
??? PCM基群[3]的復(fù)接是在時隙信號控制下進行的。以30/32路PCM基群為例,在一個完整的幀周期中,定時系統(tǒng)均勻地產(chǎn)生32個時隙信號,所有時隙信號均和系統(tǒng)時鐘同步。在每幀的開始,第一個時隙信號有效,此時在系統(tǒng)時鐘作用下,復(fù)接器讀取第一支路的數(shù)據(jù)信息(8 bit);接著,第二個時隙信號有效,復(fù)接器讀取第二支路的數(shù)據(jù)信息,直至依次讀取完所有32個支路信息,如此周而復(fù)始進行。這種復(fù)接方式以字節(jié)為單位進行。?
??? 從設(shè)計要求可知,復(fù)接器要復(fù)接的各個支路數(shù)據(jù)量差別較大,既有8 kB語音信號(該數(shù)據(jù)由語音壓縮電路提供),還有4.8 kB的同步數(shù)據(jù)及2.4 kB的異步數(shù)據(jù)。如果按字節(jié)方式復(fù)接,不僅會造成在不同的時隙中需要復(fù)接的有效數(shù)據(jù)差別很大(如對每一個語音支路、同步數(shù)據(jù)、異步數(shù)據(jù)而言,其有效數(shù)據(jù)分別為184 bit、103 bit、128 bit,而幀對告只需1 bit),而且會浪費較多的系統(tǒng)資源。基于以上分析,本設(shè)計采用按位復(fù)接。?
??? 具體復(fù)接過程如下:首先設(shè)計一個計數(shù)器,該計數(shù)器計數(shù)速率為64 kb/s,計數(shù)范圍為0~1 280,與一幀數(shù)據(jù)的長度正好相同。計數(shù)時鐘從系統(tǒng)時鐘中得到,因而它們是完全同步的。計數(shù)器從復(fù)位開始計數(shù)時,即是每一幀數(shù)據(jù)的開始。當計數(shù)器計數(shù)為1時,復(fù)接器讀取幀的第1位,即幀頭的第1位;當計數(shù)為2時,復(fù)接器讀取第2位,即幀頭的第2位……,在計數(shù)為1 280時,復(fù)接器則讀取幀的最后一位數(shù)據(jù)。若按復(fù)接支路劃分,則有如表2所示的對應(yīng)關(guān)系。?
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??? 綜上所述,可以得出以下結(jié)論:復(fù)接器應(yīng)讀取的數(shù)據(jù)位在數(shù)值上等于計數(shù)器計數(shù)值。需要說明的是:CRC采用ITU-T建議的CRC-4方案,其生成多項式為x4+x+1。在計數(shù)器值每次變化即復(fù)接器每讀取一位數(shù)據(jù)后,立即把該數(shù)據(jù)發(fā)送到群路碼流中而不需要進行保存,發(fā)送的同時進行CRC校驗計算。待需要復(fù)接CRC數(shù)據(jù)時,正好得到其計算結(jié)果,不會影響到復(fù)接結(jié)果。?
2.1.2 復(fù)分接器的硬件設(shè)計?
??? 復(fù)分接器基于一片F(xiàn)PGA來實現(xiàn),模塊化硬件框圖見圖2。?
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2.2 復(fù)分接器的設(shè)計實現(xiàn)?
2.2.1 同步設(shè)計?
??? 一個時分復(fù)用系統(tǒng)必須收、發(fā)同步才能正常工作,這個同步包括位同步(時鐘同步)和幀同步。位同步是最基本的同步,是實現(xiàn)幀同步的前提。?
??? 位同步的基本含義是收、發(fā)兩端的時鐘頻率必須同頻、同相,這樣接收端才能正確接收和判決發(fā)送端送來的每一個碼元。為此,一般應(yīng)在傳輸?shù)娜郝反a流中含有發(fā)送端的時鐘頻率成分。這樣,接收端從接收到的碼流中可提取出發(fā)端時鐘頻率,通過鎖相技術(shù)就可做到位同步。?
??? 幀同步是為了保證收、發(fā)各對應(yīng)的支路在時間上保持一致,這樣接收端就能正確分接出各支路信號。為了建立幀同步,需要在每一幀的固定位置插入具有特定碼型的幀同步碼。這樣,只要接收端能正確識別出這些幀同步碼,就能正確辨別出每一幀的首尾,從而能正確區(qū)分出發(fā)送端送來的各路信號。?
??? 常用的幀同步碼插入方式有分散插入和集中插入兩種方式。分散插入采用把多位同步碼分散地插入到信息碼流中,最大特點是同步碼不占用信息時隙,但同步引入時間長;集中插入則將多位同步碼以集中的形式插入到信息碼流中,顯然,幀同步碼需占用信息時隙,但縮短了同步引入時間。?
??? 本設(shè)計采用幀同步碼(1B)集中插入方式。同步捕捉模塊框圖見圖3。
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2.2.2 準同步復(fù)接?
??? 同步復(fù)接是指參與復(fù)接的支路數(shù)字信號與復(fù)接時鐘嚴格同步;準同步復(fù)分接則是把標稱速率相同、而實際速率略有差異、但均在規(guī)定的容差范圍內(nèi)的多路數(shù)字信號進行復(fù)接分接的技術(shù)。?
??? 在設(shè)計中,由于同步數(shù)據(jù)時鐘和系統(tǒng)時鐘不同源,因此,該部分復(fù)分接屬準同步復(fù)分接。碼率調(diào)整及碼速恢復(fù)技術(shù)是該部分的設(shè)計要點,即先把參與復(fù)接的各準同步支路碼流調(diào)整成為同步碼流,然后再對這些同步碼流進行同步復(fù)接;在接收端,則先實施同步分接,得到同步支路碼流后,再經(jīng)過碼速恢復(fù)裝置,把同步支路碼流還原成原來的準同步支路碼流。碼速調(diào)整示意圖如圖4所示。?
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????被復(fù)接的碼速fL與其標稱碼速fm之間有三種關(guān)系:fL
????在設(shè)計的幀結(jié)構(gòu)中,該部分復(fù)接后占用的幀長度是固定的,它包含的信息和相應(yīng)位置如表3。?
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????“插入標志”用來表示采用碼速調(diào)整的方式,很明顯,使用2 bit即可代表三種碼速調(diào)整方式,在此用6 bit來指示三種碼速調(diào)整方式,將該6 bit分為3組,對3組數(shù)據(jù)采用大數(shù)判決,可較好解決由于該插入標志誤碼造成分接時的碼流恢復(fù)錯誤。插入碼則表示對應(yīng)的調(diào)整碼。在分接端,通過讀取插入標志即可正確判斷和分離出插入碼,從而還原成為原來的準同步支路碼流。?
??? 下面對碼速調(diào)整率進行估算:?
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??? 其物理意義為:對速率為4.8 kb/s的同步數(shù)據(jù),允許的速率變化范圍是(4.8-4.8×1 %) kb/s~(4.8+4.8×1 %) kb/s,在此范圍內(nèi)均可完全正確地進行復(fù)分接。?
2.2.3 語音數(shù)據(jù)和異步數(shù)據(jù)的采樣?
??? 結(jié)合圖1可知,話音經(jīng)抽樣壓縮為8 kb/s,在MCU的控制下,實時寫入語音通道的FIFO中,等待參與復(fù)接。?
??? 異步數(shù)據(jù)的最高速率限制為2 400 b/s。根據(jù)采樣定理,F(xiàn)PGA以6.4 kb/s的速率對低速異步數(shù)據(jù)過采樣,使之成為一個同步碼流,即可參加復(fù)接。?
2.2.4 芯片選型?
??? 數(shù)字復(fù)接時,緩存器是必不可少的部件,因為復(fù)接過程中,各個支路信號均為連續(xù)傳輸。當復(fù)接某一支路信碼時,其他支路信碼仍在傳送,但暫時尚未輪到復(fù)接它們,因此需要將這些數(shù)據(jù)緩存起來,以免丟失。?
??? FPGA既繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點,又克服了ASIC設(shè)計的周期長、投資大、靈活性差的缺點。結(jié)合性能、成本等要求,設(shè)計選用了Xilinx公司的 XC2S300E-6,該FPGA為30萬門大規(guī)模可編程邏輯器件,基于查找表、觸發(fā)器結(jié)構(gòu)。查找表可等效為16×1 RAM或移位寄存器,提高邏輯利用率,內(nèi)置專用雙端口BlockRAM,方便了系統(tǒng)開發(fā)。?
3 設(shè)計中需要注意的問題?
??? 系統(tǒng)中其他相關(guān)設(shè)備對群路碼流的速率容差要求較為嚴格,為±50 ppm,因此在選擇全局時鐘源時應(yīng)慎重考慮,避免由于時鐘源造成的碼速抖動和漂移。設(shè)計中應(yīng)多采用同步時序電路來實現(xiàn)各個進程模塊的功能,以免電路中產(chǎn)生毛刺。接口數(shù)字信號5 V TTL,內(nèi)部芯片工作電壓3.3 V LVTTL,需要進行電平轉(zhuǎn)換。?
??? 本設(shè)計選用Xilinx公司的ISE6.1作為硬件開發(fā)平臺,并采用VHDL編程語言。程序已通過了綜合實驗,并使用ModelSim軟件進行了功能仿真和時序仿真,仿真結(jié)果正確。在硬件實現(xiàn)與調(diào)試過程中,將程序下載到Xilinx公司的SPARTANⅡE系列的XC2S300E-6芯片,經(jīng)過整體調(diào)試,最終實現(xiàn)了對多路數(shù)字復(fù)分接器的設(shè)計。該方法不僅具有通用性、實用性,而且具有靈活性和程序可移植性,相信在很多行業(yè)都會得到廣泛應(yīng)用。?
參考文獻?
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