高可靠性永遠(yuǎn)是計(jì)算機(jī)系統(tǒng)中必不可少的重要需求，尤其是對(duì)于整個(gè)系統(tǒng)中用來(lái)產(chǎn)生統(tǒng)一時(shí)間信號(hào)的專(zhuān)用設(shè)備來(lái)說(shuō)，其可靠性和精準(zhǔn)性非常重要。時(shí)統(tǒng)模塊的功能就是保證整個(gè)系統(tǒng)處在統(tǒng)一時(shí)間的基準(zhǔn)上，它接收時(shí)統(tǒng)站發(fā)來(lái)的時(shí)間信號(hào)，完成與時(shí)統(tǒng)站送來(lái)時(shí)間信號(hào)的同步，同時(shí)回送一路供時(shí)統(tǒng)站延時(shí)檢查和解調(diào)檢查用，并向測(cè)控設(shè)備發(fā)送所需要的各種頻率信號(hào)、時(shí)間信息和各種采樣脈沖信號(hào)，來(lái)確保測(cè)控設(shè)備的定時(shí)與靶場(chǎng)的時(shí)間基準(zhǔn)保持一致。

時(shí)統(tǒng)信號(hào)對(duì)信號(hào)噪聲非常敏感，因此時(shí)統(tǒng)模塊設(shè)計(jì)最關(guān)鍵的技術(shù)就是抗干擾技術(shù)。本系統(tǒng)采用大規(guī)?？删幊踢壿嬈骷?shí)現(xiàn)修時(shí)、分頻、產(chǎn)生時(shí)間信號(hào)和各種同步信號(hào)，以使時(shí)統(tǒng)接口模塊集成度更高、可維護(hù)性增強(qiáng)；還充分考慮了EMC設(shè)計(jì)、時(shí)統(tǒng)信號(hào)的遠(yuǎn)距離傳輸；并且進(jìn)行了
PCB仿真設(shè)計(jì)。

1 FPGA實(shí)現(xiàn)數(shù)字濾波抗干擾

大規(guī)?？删幊踢壿嬈骷?FPGA)的出現(xiàn)，為解決計(jì)算機(jī)系統(tǒng)抗干擾問(wèn)題開(kāi)辟了新的途徑，運(yùn)用FPGA實(shí)現(xiàn)數(shù)字信號(hào)的濾波是一種高效可靠的方法，解決了傳統(tǒng)的應(yīng)用系統(tǒng)中，濾波部分要占用較多的軟件資源和硬件資源的問(wèn)題。而且FGPA具有編程方便、集成度高、速度快等特性，可反復(fù)編程、擦除、運(yùn)用，在不改動(dòng)硬件設(shè)計(jì)的情況下，可實(shí)現(xiàn)不同的功能需求。該時(shí)統(tǒng)模塊在FPGA內(nèi)部實(shí)現(xiàn)了同步脈沖的提取、對(duì)時(shí)功能、自守時(shí)、脈寬調(diào)制等功能。

1.1 脈沖的提取

脈沖的提取主要包括脈沖識(shí)別、中斷源判斷等。為保證時(shí)統(tǒng)信號(hào)的精確識(shí)別，防止丟幀、誤判，須要對(duì)信號(hào)整形，適當(dāng)展寬。在FPGA中運(yùn)用反相器對(duì)信號(hào)整形，運(yùn)用信號(hào)上升沿觸發(fā)D觸發(fā)器輸出高電平去提起中斷，在CPU主板響應(yīng)中斷后，通過(guò)控制D觸發(fā)器清零端將輸出的高電平拉低。以此防止非正常情況的出現(xiàn)。通用時(shí)統(tǒng)接收處理模塊設(shè)計(jì)了多路時(shí)統(tǒng)接收電路，可同時(shí)采集多路外部授時(shí)信號(hào)，在同時(shí)工作的情況下，系統(tǒng)可得到多種不同的時(shí)間信息。因此，設(shè)計(jì)時(shí)需要能精確地識(shí)別這幾路不同的中斷源。CPCI系統(tǒng)只能分配給每個(gè)CPCI設(shè)備一個(gè)中斷號(hào)，使得各路中斷源都要通過(guò)這一個(gè)中斷號(hào)向CPU主板提起中斷。設(shè)計(jì)流程中可以運(yùn)用FPGA內(nèi)部寄存器來(lái)識(shí)別各路中斷源。如圖1所示。4路信號(hào)用寄存器74373的低啦識(shí)別，在系統(tǒng)響應(yīng)中斷后，隨即讀取寄存器，根據(jù)寄存器位的值，判斷是由哪路信號(hào)源提起的中斷。屏蔽信號(hào)用于系統(tǒng)關(guān)斷任一路中斷信號(hào)源，根據(jù)需要，可用軟件屏蔽一路或多路信號(hào)源，未被屏蔽的信號(hào)進(jìn)入中斷產(chǎn)生器，輸出中斷信號(hào)，發(fā)起中斷申請(qǐng)。CPU主板收到時(shí)統(tǒng)模塊的中斷請(qǐng)求后，做出響應(yīng)，系統(tǒng)軟件根據(jù)中斷響應(yīng)輸出時(shí)間信息。

1.2 信號(hào)內(nèi)部調(diào)理

信號(hào)在FPGA器件內(nèi)部通過(guò)連線(xiàn)和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線(xiàn)的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。

由于存在這兩方面因素，當(dāng)多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化，往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱(chēng)為“毛刺”。在本時(shí)統(tǒng)接收處理模塊處理單元的狀態(tài)機(jī)設(shè)計(jì)中，采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變，消除了競(jìng)爭(zhēng)冒險(xiǎn)的發(fā)生條件，避免了毛刺的生。毛刺并不是對(duì)所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿(mǎn)足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害，我們可以說(shuō)D觸發(fā)器的D輸入端對(duì)毛刺不敏感。根據(jù)這個(gè)特性，在本時(shí)統(tǒng)模塊處理單元設(shè)計(jì)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘上升沿，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿，并且不滿(mǎn)足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害(由于毛刺很短，多為幾ns，基本上都不可能滿(mǎn)足數(shù)據(jù)的建立和保持時(shí)間)。在本設(shè)計(jì)中，將有毛刺的外部輸入時(shí)統(tǒng)信號(hào)經(jīng)過(guò)兩次D觸發(fā)器觸發(fā)，利用其對(duì)毛刺不敏感的特性，兩次經(jīng)過(guò)同步觸發(fā)，將毛刺消除，亞穩(wěn)態(tài)產(chǎn)生的機(jī)率變得特別低，不過(guò)信號(hào)將要延遲兩個(gè)時(shí)鐘周期，即40ns，兩個(gè)時(shí)鐘周期相對(duì)于一般時(shí)統(tǒng)模塊μs級(jí)的精度要求來(lái)說(shuō)是微不足道的，因而該方法對(duì)同步時(shí)鐘精度可以認(rèn)為無(wú)影響。

1.3 自守時(shí)設(shè)計(jì)

守時(shí)是指外部授時(shí)信號(hào)中斷或受阻時(shí)，模塊可以自行產(chǎn)生頻率相同且脈沖沿一致的信號(hào)維持系統(tǒng)時(shí)間信息。在外部授時(shí)信號(hào)正常時(shí)，由其發(fā)起中斷取得系統(tǒng)時(shí)間信息，無(wú)外部授時(shí)信號(hào)時(shí)，需由模塊自行產(chǎn)生的信號(hào)自動(dòng)接替外部授時(shí)信號(hào)的工作，同時(shí)用來(lái)維持時(shí)統(tǒng)信號(hào)輸出，保證全系統(tǒng)的時(shí)間不中斷。對(duì)于外部時(shí)統(tǒng)輸入的時(shí)鐘，為了定時(shí)精確，在FPGA處理單元設(shè)置5個(gè)狀態(tài)，包括空閑態(tài)、A1、A、B1、B等狀態(tài)，A和B分別為接收到的時(shí)統(tǒng)信號(hào)低和高，A1、B1分別為接收到的時(shí)統(tǒng)信號(hào)的第一個(gè)低和高。

本板通過(guò)調(diào)線(xiàn)可以設(shè)置外部輸入有效電平(為高或?yàn)榈?，假設(shè)有效電平設(shè)置為高，其外部時(shí)統(tǒng)輸入的同步狀態(tài)機(jī)如圖2所示。本時(shí)統(tǒng)模塊在上電狀態(tài)初始化時(shí)便啟動(dòng)全局計(jì)數(shù)器，當(dāng)在A1狀態(tài)或在A狀態(tài)，以板載溫度補(bǔ)償晶振產(chǎn)生的精確的32MHz時(shí)鐘(誤差<1Hz/32MHz)對(duì)輸入時(shí)統(tǒng)進(jìn)行循環(huán)計(jì)數(shù)直到A1或A狀態(tài)改變，計(jì)數(shù)值為Count，在Count基礎(chǔ)上分別加上SET-Offset，SET+Offset便可以設(shè)置下一個(gè)時(shí)統(tǒng)時(shí)鐘周期上升沿調(diào)變?cè)谠试S誤差范圍內(nèi)的計(jì)數(shù)最小和最大允許值，其中SET為32MHz時(shí)鐘對(duì)一個(gè)完整時(shí)統(tǒng)周期的計(jì)數(shù)值，Offset為門(mén)限誤差。以移動(dòng)標(biāo)尺方式對(duì)下一次外時(shí)統(tǒng)輸入的沿調(diào)變?cè)O(shè)置了允許誤差范圍。如果在此限定的計(jì)數(shù)范圍內(nèi)出現(xiàn)一次上升沿跳變，說(shuō)明此時(shí)有外時(shí)統(tǒng)輸入，該時(shí)統(tǒng)信號(hào)是有效的，并依據(jù)此上升沿作為同步，向外提供各種同步時(shí)統(tǒng)信號(hào)，同步誤差為一個(gè)計(jì)數(shù)周期，即20ns。假如在此限定的計(jì)數(shù)范圍內(nèi)沒(méi)有出現(xiàn)上升沿跳變，則產(chǎn)生一個(gè)錯(cuò)誤標(biāo)志位。說(shuō)明沒(méi)有外時(shí)統(tǒng)信號(hào)輸入，或者外部輸入時(shí)統(tǒng)信號(hào)無(wú)效，此時(shí)經(jīng)由板載溫補(bǔ)晶振產(chǎn)生的32MHz分頻后，產(chǎn)生所需要的各種時(shí)統(tǒng)信號(hào)，對(duì)外轉(zhuǎn)發(fā)，做到自守時(shí)功能。一旦有有效的外部時(shí)統(tǒng)輸入，便可進(jìn)入同步狀態(tài)。若沒(méi)有有效時(shí)統(tǒng)輸入，立即轉(zhuǎn)入自守時(shí)狀態(tài)。

2 高速電路EMC設(shè)計(jì)

目前該時(shí)統(tǒng)模塊主要運(yùn)用于CPCI系統(tǒng)，基于PCIExpress接口的電路屬于高速電路，硬件設(shè)計(jì)中的關(guān)鍵要點(diǎn)是高速電路設(shè)計(jì)，進(jìn)行高速電路的PCB設(shè)計(jì)，首先要充分考慮電磁兼容(EMC)。因?yàn)閿?shù)字電路板形成的磁場(chǎng)天線(xiàn)和電場(chǎng)天線(xiàn)往往是整機(jī)設(shè)備最大的干擾源，其EMC性能好壞直接影響到設(shè)備的功能運(yùn)行和認(rèn)證測(cè)試。同時(shí)，設(shè)計(jì)初期考慮電路板的EMC問(wèn)題，可以降低成本，提高產(chǎn)品合格率，縮短開(kāi)發(fā)周期，提高系統(tǒng)的抗干擾能力和可靠性。

數(shù)字電路板中因?yàn)榉植紖?shù)引起共電源阻抗耦合和共地阻抗耦合的共模輻射是最多的，而回流面積過(guò)大、回流集中問(wèn)題往往是起因；同時(shí)注意密集的過(guò)孔、通孔、過(guò)大的安全間距、電地層的分割會(huì)破壞參考面的完整性，達(dá)不到EMC預(yù)想效果。

時(shí)統(tǒng)接收處理模塊數(shù)字電路板布局時(shí)，時(shí)鐘發(fā)生/緩沖分配器首先放置，并且要滿(mǎn)足其間隔距離要求。時(shí)鐘信號(hào)先走線(xiàn)，可以通過(guò)串接阻尼電阻或適當(dāng)?shù)膽]波，增大高速信號(hào)的上沿時(shí)間和下沿時(shí)間，減小信號(hào)產(chǎn)生的電磁輻射強(qiáng)度和諧波數(shù)量，或者采用隔離技術(shù)如光隔、變壓器隔離等，同樣能過(guò)濾高頻噪聲。在可能的情況下，高速的時(shí)鐘和信號(hào)線(xiàn)最好能跟地走，以達(dá)到回流面積最小的效果，也能解耦電容大小配備適當(dāng)，并盡量靠近器件的電地管腳附近，不但能減小信號(hào)環(huán)流面積，而且能減小電源層耦合噪聲的可能性，從而減小共電源阻抗耦合的共模輻射；鋪銅要寬且不能留孤島，銅皮上多打過(guò)孔并和地良好端接；信號(hào)線(xiàn)不懸空并實(shí)現(xiàn)良好端接；器件無(wú)用管腳和地良好端接，防止形成電場(chǎng)天線(xiàn)造成共模輻射；另外，3W規(guī)則和20H規(guī)則的執(zhí)行、器件的浪涌保護(hù)等也可以增強(qiáng)數(shù)字電路板的EMC。

3 PCB仿真技術(shù)

通過(guò)進(jìn)行PCB仿真，能啟發(fā)新的思想或產(chǎn)生新的策略，還能暴露出原系統(tǒng)中隱藏著的一些問(wèn)題，以便及時(shí)解決。高速串行電路設(shè)計(jì)中一個(gè)重要的技術(shù)難點(diǎn)就是如何保證信號(hào)的完整性，在進(jìn)行PCB設(shè)計(jì)過(guò)程中，有針對(duì)性地對(duì)模塊進(jìn)行信號(hào)完整性分析，對(duì)提高系統(tǒng)的抗干擾能力、可靠性有很大的幫助。在本設(shè)計(jì)中采用的仿真工具是Mentor公司Hyperlynx GHz，Hspice仿真模型由器件的生產(chǎn)廠家提供。

仿真的過(guò)程主要包括前仿真和后仿真，以下敘述兩種仿真的具體內(nèi)容。

3.1 前仿真的實(shí)現(xiàn)

前仿真是在進(jìn)行電路布線(xiàn)之前進(jìn)行的仿真，也即是功能仿真。前仿真的主要目的有兩個(gè)：驗(yàn)證原理設(shè)計(jì)的正確性，為電路布線(xiàn)提供設(shè)計(jì)參數(shù)。所以在這個(gè)仿真過(guò)程中只需要進(jìn)行一些基本參數(shù)的設(shè)置，通過(guò)調(diào)整參數(shù)對(duì)比仿真的結(jié)果，在前仿真時(shí)不需要將PCB的全部信息導(dǎo)入。

3.1.1 阻抗控制

PCI Express規(guī)范對(duì)信號(hào)線(xiàn)的特征阻抗要求為：差分阻抗100Ω，單端阻抗50Ω，特征阻抗的誤差范圍為±10%。特征阻抗主要由線(xiàn)寬、線(xiàn)間距、銅皮厚度、介質(zhì)層厚度、介質(zhì)材料等因素決定。特征阻抗的計(jì)算界面如圖3所示，經(jīng)計(jì)算，特征阻抗為94.5Ω，滿(mǎn)足要求。

在高頻電路中，損耗是一個(gè)需要重點(diǎn)考慮的因素。在設(shè)計(jì)中需要采取控制線(xiàn)長(zhǎng)、選擇介質(zhì)等手段加以控制。根據(jù)在模塊上可能出現(xiàn)的最壞情況設(shè)置參數(shù)：表層走線(xiàn)寬度0.1778mm，走線(xiàn)間距0.1524mm，走線(xiàn)厚度0.1016mm，走線(xiàn)長(zhǎng)度為762mm的情況下得到結(jié)果如圖4所示，進(jìn)行仿真得到驅(qū)動(dòng)端的眼圖符合要求。

3.2 后仿真的實(shí)現(xiàn)

后仿真主要是在PCB繪制完成后，在前仿真的基礎(chǔ)上將PCB相關(guān)的數(shù)據(jù)導(dǎo)入后再進(jìn)行的仿真。在將PCB參數(shù)導(dǎo)入后進(jìn)行仿真，結(jié)果如圖5所示。信號(hào)幅度滿(mǎn)足要求，在接收器可以識(shí)別的范圍之內(nèi)。

根據(jù)仿真的結(jié)果，得到如下結(jié)論：

(1)制板時(shí)，要求PCB廠家將差分阻抗控制在100Ω；
     (2)PCI Express總線(xiàn)要按照差分線(xiàn)方式走線(xiàn)，差分對(duì)間距保持一致；
     (3)PCI Express總線(xiàn)差分對(duì)之間的間距保持在0.762mm以上(有空間盡量大)；并且和其它類(lèi)型信號(hào)線(xiàn)的間距盡量保持在0.762mm以上(有空間盡量大)。
     (4)時(shí)鐘線(xiàn)一定要走成差分線(xiàn)，保持與其它信號(hào)線(xiàn)間距大于0.762mm。

4 結(jié)束語(yǔ)

本文詳細(xì)介紹了作戰(zhàn)系統(tǒng)時(shí)間統(tǒng)一同步的可靠性設(shè)計(jì)，從EMC設(shè)計(jì)、高速電路PCB設(shè)計(jì)、FPGA邏輯編程設(shè)計(jì)等幾個(gè)方面介紹了時(shí)統(tǒng)接收處理模塊的抗干擾設(shè)計(jì)及其實(shí)現(xiàn)方法，并用仿真技術(shù)進(jìn)行仿真，從而將時(shí)統(tǒng)系統(tǒng)可能受到的干擾減到最低，提高了整個(gè)作戰(zhàn)系統(tǒng)的可靠性。文中的時(shí)統(tǒng)模塊已經(jīng)應(yīng)用于實(shí)際的作戰(zhàn)系統(tǒng)中，效果良好。