CMOS工藝由于低功耗，相對其他工藝簡單，在數字電路設計中優(yōu)勢明顯。近年來，由于CMOS工藝的提高，特征尺寸不斷減小，截止頻率已經達到幾十赫茲，完全能滿足RFIC的設計，應用CMOS工藝設計射頻模擬電路成為可能。由于模擬CMOS工藝與數字CMOS工藝兼容，極大地降低了射頻模擬設計的成本。隨著無線通信的發(fā)展，運行于2．4 GHz的ISM頻段的無線局域網WLAN得到迅速發(fā)展?；贗EEE 802．11b標準的無線局域網由于其11 Mb／s的高傳速率滿足了當前主流用戶的要求，發(fā)展尤為迅速。由于應用CMOS工藝設計射頻模擬集成電路成本的降低和客戶的大量需求，用CMOS工藝實現(xiàn)RFIC設計成為近年來國際上的研究熱點。
    隨著CMOS工藝的發(fā)展，特征尺寸不斷減小，CMOS器件的高頻性能得到了提高，同時也給RFIC設計帶來了一些挑戰(zhàn)，如氧化層擊穿電壓降低，電流驅動能力變弱，襯底耦合嚴重等。雖然在一個發(fā)射機中，低噪聲放大器、振蕩器、混頻器已經解決了采用CMOS技術的集成問題，但功率放大器的集成問題已成為制約單片集成發(fā)射機設計的主要因素。從耐壓性能考慮，晶體管氧化層耐壓能力的降低，降低了輸出級電壓的擺幅；電子驅動能力的變弱降低了漏極電流數值；另外功率放大器的功耗也是限制其難以集成的原因。

1 射頻功率放大器設計
    射頻功率放大器分線性和非線性放大器。非線性放大器的效率高，但線性度差，而且結構復雜。本設計采用線性的A類放大器結構，電路簡單，線性度好，有利于設計出穩(wěn)定工作的功率放大器。設計要求電路能夠在2．4GHz中心頻率，帶寬為100 MHz，在輸入功率為0dBm時，輸出功率20 dBin，輸入反射系數S11<-10dB。
1．1 輸入匹配網絡設計
    由于晶體管輸入阻抗是復數，為了實現(xiàn)輸入阻抗與信號源阻抗匹配，必須進行輸入匹配網絡設計。綜合考慮輸入級晶體管和偏置電路的影響，本設計輸入匹配網絡采用T形匹配網絡，通過仿真，輸入端反射系數達到S11<-14dB。
1．2 輸出匹配網絡設計
    由于CMOS晶體管受最大承受電壓和最大輸出電流的限制，為了充分利用電壓源提供功率的能力，輸出匹配網絡采用負載線匹配技術，如圖1所示。分析射頻功率放大器的性能要求，確定晶體管最大輸出電流，根據晶體管的性能確定最大輸出電壓。本次設計首先通過計算確定負載線電阻的大概取值，然后經參數掃描確定最優(yōu)負載線電阻，以此負載線電阻確定輸出匹配網絡各個參數。經過優(yōu)化負載線電阻為6Ω。輸出匹配網絡采用L匹配。

1．3 級間匹配網絡設計
    本設計采用A類單端兩級放大結構實現(xiàn)，第一級采用共源共柵結構，共源共柵級特點是高電壓增益，第二級采用共源結構，共源級特點是大擺幅，根據各級電路特點，分配功率增益；然后根據功率分配確定第一級的最優(yōu)輸出負載和第二級的最優(yōu)輸入負載。通過測試輸入級的輸出最優(yōu)負載為160Ω，輸出級的最優(yōu)輸入阻抗為10Ω，以此為條件設計級間匹配網絡。
1．4 穩(wěn)定性設計
   由于集成電容和集成電感以及寄生電容的影響，集成電路在某些條件下形成自激，通過仿真為電路繪制穩(wěn)定性圓，以此為依據修改電路圖。修改后仿真穩(wěn)定性參數，Kf>1。仿真參數如圖2所示。進行穩(wěn)定設計后，輸入0 dBm功率信號時，輸出功率為25．22dBm。

2 射頻放大器電路結構設計
    本射頻功率放大器采用兩級設計，電路如圖3所示。第一級的共源共柵結構是模擬電路中常采用的一種電路設計技術，它能大幅提高輸出阻抗，很大程度上提高電壓增益，降低輸入級的Miller效應，提高輸入和輸出的隔離度，降低晶體管擊穿電壓的壓力，但此結構在一定的擊穿電壓和供電電壓的情況下，降低了輸出電壓擺幅。第二級采用共源結構實現(xiàn)功率放大，這種結構可以充分利用大電壓擺幅，降低對輸出電流的要求，一定程度上減少晶體管的直流損耗。

    在放大電路中NM1、NM2、L1、C1構成第一級放大，M1、M2組成共源共柵結構，L1在低頻時提供直流偏置，在高頻時與C1諧振，形成高阻抗。如果要L1與M2漏極寄生電容和后級輸入電容諧振，L1無法片上集成，再者電路整體性能變差。L3、L4、C3構成T形匹配網絡，提供合理的S11參量，C4起到兩級電路間交流耦合的作用，L5、C5是級間匹配網絡，提供級間最佳功率傳輸。NM3、L2、C2構成輸出級，提供大功率輸出，L2、C2在高頻時諧振，提供高輸出阻抗。由于L2只與M3漏極寄生電容諧振，L2很大，占用芯片面積較大，所以另加電容C2，以減少L2的量值。C6是隔直電容，L6、C7是輸出匹配網絡，提供最優(yōu)輸出功。
2．1 前仿結果
    使用Candence公司的SpectreRF軟件對電路進行仿真，在2.4 GHz中心頻率上，在1 dB功率增益壓縮點，輸出功率為25．0469dBm，如圖4所示；輸入0dBm功率信號，輸出功率為252.2dBm，如圖5所示；穩(wěn)定因子Kf在工作頻段內大于3；輸入反射系數S11<-14。

2．2 版圖結構
    版圖在Cadence環(huán)境下設計完成。版圖設計是制造集成電路的基礎，在高頻集成電路設計中，版圖設計的好壞直接影響電路生產的成品率及可靠性。好的設計不但本身很少帶來不可靠因素，而且對于工藝上難以避免的問題，也可預防或減弱其影響。本次設計版圖主要考慮以下幾個方面的問題：1)功率放大器的輸出晶體管柵寬尺寸很大，為了減少柵極電阻和柵極電容對電路性能的影響，MOS管選用并聯(lián)和叉指布局設計；2)功率放大器輸出級晶體管流過的電流很大，為了避免對周圍其他器件的影響，在輸出管周圍用隔離環(huán)進行隔離；3)由于輸出級的電流很大，輸出級金屬線采用多層金屬，以此來減少流過金屬線的電流，避免金屬線過寬產生的寄生效應；4)在系統(tǒng)布局上，將輸入信號置于左邊，輸出信號置于右邊，從而減少高頻輸入信號和輸出信號之間的相互影響。
2．3 后仿結果
    利用Candence公司的SpectreRF軟件對版圖提取的參數進行后仿真，在2．4 GHz頻率0 dBm輸入功率時，輸出功率為23 dBm在1 dB功率增益壓縮點，輸出功率為21．36 dBm，在工作頻段內穩(wěn)定因子Kf>6，在2．4 GHz處，Kf>10,，比較前后仿真數據，輸出功率和漏極功率效率都有所下降，這是由于晶體管、電感、電容寄生參數，以及襯底耗散的影響，使功率輸出沒有達到最優(yōu)。

3 結論
    利用漏極寄生電容與射頻扼流電感諧振，這樣電感量很大，占用的芯片面積增加，為了減少芯片面積，用一電容與射頻扼流電感并聯(lián)，在工作頻段內諧振，以提供大阻抗。為了避免放大器發(fā)生自激現(xiàn)象，通過穩(wěn)定圓仿真，確定在相應的電極加適當電阻。
    在3．3 V電源電壓下，通過負載線技術，最大化利用晶體管的耐壓能力和驅動電流能力；優(yōu)化輸入級的輸出電阻和輸出級的輸入電阻，通過級間匹配網絡，達到級間最佳功率傳輸；基于輸入阻抗為復數的特點，利用電感與寄生電容的諧振產生純輸入電阻，以此電阻為前提，設計輸入匹配網絡，最后設計的匹配網絡為T形匹配網絡。
    采用SMIC 0．35-μm CMOS射頻工藝，完成了2．4 GHz功率放大器的設計。應用Candence公司的SpectreRF軟件對電路進行后仿真，輸入0 dBm功率信號，輸出功率為23 dBm。穩(wěn)定因子在工作頻段內Kf>6，B1f>0，可實現(xiàn)全集成并工作于短距離小功率射頻收發(fā)系統(tǒng)中。