摘? 要： 高速電路設(shè)計(jì)對PCB設(shè)計(jì)者提出了新的要求和挑戰(zhàn),高速電路中的信號(hào)完整性問題變得越來越突出,傳統(tǒng)的設(shè)計(jì)方法已經(jīng)不能適應(yīng),利用IBIS模型進(jìn)行信號(hào)完整性分析正是為了迎接這種挑戰(zhàn)而提出的新方法。介紹了IBIS模型的構(gòu)成要素、基本的建模原理,以及利用IBIS模型進(jìn)行信號(hào)完整性分析及其在高速電路設(shè)計(jì)中的應(yīng)用,最后用一個(gè)實(shí)例講述了分析的具體步驟和過程。

　　關(guān)鍵詞： PCB? IBIS? EDA? 高速電路設(shè)計(jì)? 信號(hào)完整性

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　　隨著技術(shù)的進(jìn)步,目前高速集成電路的信號(hào)切換時(shí)間已經(jīng)達(dá)到幾百ps,時(shí)鐘頻率也已達(dá)到幾百M(fèi)Hz,如此高的邊沿速率導(dǎo)致印刷電路板上的大量互連線產(chǎn)生低速電路中所沒有的傳輸線效應(yīng),使信號(hào)產(chǎn)生失真,嚴(yán)重影響信號(hào)的正確傳輸。若在電路板設(shè)計(jì)時(shí)不考慮其影響,邏輯功能正確的電路在調(diào)試時(shí)往往會(huì)無法正常工作。為了解決這個(gè)問題,在設(shè)計(jì)高速電路時(shí)必須進(jìn)行信號(hào)完整性分析,采用虛擬樣板對系統(tǒng)進(jìn)行透徹仿真,精確分析電路的布局布線對信號(hào)完整性的影響,并以此來指導(dǎo)電路的設(shè)計(jì)。這樣,以往很多在調(diào)試時(shí)才能發(fā)現(xiàn)的問題,在設(shè)計(jì)期間就可以解決,極大地提高了設(shè)計(jì)成功率,縮短了設(shè)計(jì)周期。

　　要對信號(hào)進(jìn)行完整性分析,首先要建立精確的器件模型。以前在電路仿真時(shí)普遍采用SPICE模型,它是建立在電路基本元器件(如晶體管、電阻、電容等)的工作機(jī)理和物理細(xì)節(jié)之上的,可以精確地在電路器件一級(jí)仿真系統(tǒng)的工作特性,驗(yàn)證系統(tǒng)的邏輯功能,因此在集成電路設(shè)計(jì)中得到了廣泛的應(yīng)用。因?yàn)樗軌蚓_計(jì)算出系統(tǒng)的靜態(tài)和動(dòng)態(tài)等各種工作特性,所以也可以用來進(jìn)行系統(tǒng)級(jí)的信號(hào)完整性分析。但是使用SPICE模型有一些難以克服的缺點(diǎn):首先,由于SPICE模型是晶體管一級(jí)的模型,隨著現(xiàn)在集成電路規(guī)模越來越大,即使只建立各個(gè)管腳的SPICE模型,也會(huì)包含成千上萬晶體管一級(jí)的器件,所以其仿真速度必然很慢,這對于交互的PCB設(shè)計(jì)來講是不可接受的;其次,由于SPICE模型涉及到許多集成電路設(shè)計(jì)方面的細(xì)節(jié),一般集成電路廠商都不愿意公開提供,限制了它的廣泛應(yīng)用。所以,需要有另外一種通用的模型來替代SPICE模型完成信號(hào)完整性分析,IBIS模型正是在這種情況下產(chǎn)生的。IBIS模型是通過一族電流/電壓(I/V)和電壓/時(shí)間(V/T)曲線來描述各個(gè)器件管腿的輸入輸出(I/O)特性的。由于IBIS模型只描述器件的外部特性,不涉及到器件的內(nèi)部細(xì)節(jié),不存在知識(shí)產(chǎn)權(quán)泄漏的問題,因此得到了各大集成電路廠商的支持。另外IBIS模型的抽象層次比SPICE模型高,是建立在器件一級(jí)的模型,模擬時(shí)所需的計(jì)算量少,因此模擬速度大為提高,一般比SPICE模型高兩個(gè)數(shù)量級(jí),非常適合于系統(tǒng)級(jí)的仿真?，F(xiàn)在IBIS模型已經(jīng)被接納為國際標(biāo)準(zhǔn)EIA/ANSI-656,版本也從ver1.0發(fā)展到了現(xiàn)在的ver3.2。

1 IBIS模型的構(gòu)成

　　圖1描述了一個(gè)輸入/輸出緩沖器的整體結(jié)構(gòu)模型,每一個(gè)方框代表了IBIS模型的一個(gè)構(gòu)成要素,其中包括封裝參數(shù)、鉗位二極管、上拉/下拉I/V曲線、上升/下降速率等。

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　　下面以CMOS電路輸入/輸出緩沖器為例介紹IBIS建模的基本原理,其它器件的建?？蓞⒖糏BIS規(guī)范。

1.1 輸入模型

　　輸入緩沖器模型包括了影響信號(hào)傳輸質(zhì)量的主要因素,如圖2所示。C_pkg、R_pkg、L_pkg為管腿的封裝參數(shù),分別對應(yīng)封裝所引起的寄生電容、電阻和電感;C_comp為管腿的輸入電容,由器件的內(nèi)部結(jié)構(gòu)決定;Power_Clamp和GND_Clamp分別表示管腿的輸入鉗位二極管,其特性用輸入電流/電壓(I/V)曲線來描述。

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1.2 輸出模型

　　輸出模型比輸入模型稍微復(fù)雜一些,如圖3所示。C_pkg、R_pkg、L_pkg仍然是管腿的封裝參數(shù);C_comp是管腿的輸出電容,Power_Clamp和GND_Clamp分別表示管腿的輸出鉗位二極管,其特性也用V/I曲線來描述;與輸入不同的是輸出模型中多了Pullup和Pulldown參數(shù),Pullup表示輸出為高電平時(shí)不同的上拉電壓與輸出電流的關(guān)系,Pulldown的意義則相反,它們都用V/I曲線描述;Ramp_rate表示輸出電壓的變化速率,這是一個(gè)動(dòng)態(tài)參數(shù),用以描述器件的交流特性。

1.3 IBIS模型的表示

　　同SPICE模型一樣,IBIS模型文件也用可閱讀的ASCII碼表示,一個(gè)器件的IBIS模型由若干部分組成,每一部分都以一個(gè)關(guān)鍵字開頭,然后對所定義的關(guān)鍵字利用數(shù)據(jù)或表格的形式進(jìn)行描述。下面是一個(gè)簡單的IBIS模型文件的示例,其中包括了一些最常用的關(guān)鍵字:

[IBIS Ver]??????????????2.1

[Comment Char]? 　　　　|_char

[File Name]???? ?? 　　 n74f244n.ibs

[File Rev]????? ??????? 2.0

[Date]????????? ??????? September 17， 1997

[Source]??? ??????????? File originated at Intel Corporation，

????????????????????????as an example of an IBIS Version

????????????????????????1.0 file.

[Notes]?????????????????This is modified from an original Version

????????????????????????1.0 example to include some IBIS

????????????????????????Version 2.1 features to illustrate some

????????????????????????keywords， sub??? parameters and IBIS format

????????????????????????style.

[Disclaimer]? ????????? This information is for modeling

????????????????????????purposes only，and is not guaranteed.

[Copyright]?? ????????? None

[Component]?? N74F244N

[Manufacturer] Philips

[Package]?

|????????????typ????????? min??????????max ?

R_pkg????????50m????????? 10m??????????100m?

L_pkg????????6.3nH??????? 2.4nH????????10.2nH ?

C_pkg????????1.35pF???? ? 0.89pF???? ? 1.81pF ?

|

[Pin] signal_name? model_name? R_pin? L_pin?? C_pin

|?

1??????OEa#???? ENABLE ???? NA???? 10.2nH 1.81pF?

2????? Ia0????? F244_INP??? NA???? 7.8nH? 1.50pF?

3????? Yb0????? F244_OUT ? ?NA???? 5.8nH? 1.17pF

????????????? ... data omitted ...

20???? Vcc????? POWER?????? NA???? 10.2nH? 1.81pF

|???????????????F244_OUT? MODEL

[Model]?????????F244_OUT

Model_type??????3-state

Polarity????????Non-Inverting

Enable????????? Active-Low

Rref = 500

Cref = 50pF

Vref = 0V

Vmeas = 1.5V

|????????????????? typ????????? ? min??????? max

[Voltage Range]?? ?5.0V?????????? 4.5V?????? 5.5V

[Pulldown]

|????Voltage??? ?? I(typ)????? ? I(min)??????I(max)

???? -5.0V?? ????? -16m????? ??? -15.2m????? -16.5m

???? -4.0V?? ????? -14m???? ???? -13.2m??????-14.5m

????????????? ... data omitted ...

?????10.0V???????? 755m?????????? 612m??????? 810m

[Pullup]

?... data omitted ...

[GND Clamp]

|?? Voltage?????? I(typ)???????? I(min)????? I(max)

??? -5.0V??????? ?-784m????????? -756m?????? -811m

??? -1.0V???? ??? -64m?????????? -56m????? ? -71m

??? ... data omitted ...

??? 5.0V????????? 0.0m?????????? 0.0m??? ??? 0.0m

[Ramp]

|??? ?????????? typ??????????? min?????????? max?

dV/dt_r? ?????? 1.5/2.00n???? 1.5/2.98n????? 1.5/1.61n?

dV/dt_f??? ??? 2.0/1.21n????? 2.0/1.74n????? 2.0/0.65n?

|????????????? F244_INP? MODEL?

?????? ... data omitted ...

|???????????? ?ENABLE? MODEL

?????? ... data omitted ...

|

[End]

　　IBIS模型可以由集成電路廠商提供,也可以通過實(shí)際測量得到,或者將已有的SPICE模型進(jìn)行轉(zhuǎn)換,現(xiàn)在已經(jīng)有許多成熟的轉(zhuǎn)換程序供使用。

2 IBIS模型的精度

　　由于IBIS模型是通過SPICE模型轉(zhuǎn)換或直接測量得到的結(jié)果,因此它具有較高的精度,能夠很好地反映器件的外部特性。圖4是一個(gè)典型電路。

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???? 該電路用一個(gè)輸出緩沖器驅(qū)動(dòng)一段傳輸線負(fù)載,并測量傳輸線末端的電壓波形。圖5是分別用SPICE模型和IBIS模型仿真得到的結(jié)果。

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　　從圖5可以看出,兩種方法的仿真結(jié)果相差無幾,因此利用IBIS模型進(jìn)行信號(hào)完整性分析是非常精確和可靠的。

3 利用IBIS模型進(jìn)行信號(hào)完整性分析

　　懂得了IBIS模型的基本原理,就可以方便地對所設(shè)計(jì)的電路進(jìn)行信號(hào)完整性分析了。由于IBIS模型具有高精度以及器件透明性等優(yōu)點(diǎn),其一推出就得到了各大EDA廠商的支持?，F(xiàn)在各種EDA工具都具有利用IBIS模型進(jìn)行系統(tǒng)仿真的功能,有些還將其與PCB設(shè)計(jì)工具集成在一起,設(shè)計(jì)過程中可以直接在線進(jìn)行信號(hào)的仿真驗(yàn)證,使用非常方便。

3.1 信號(hào)完整性分析的原理

　　雖然各種EDA工具對信號(hào)完整性分析的實(shí)現(xiàn)方法不同,但其基本原理卻是一致的。電路都是由器件通過導(dǎo)線互聯(lián)構(gòu)成的,信號(hào)完整性分析的基本單元就是連接若干個(gè)器件的布線網(wǎng)絡(luò),如圖6所示。

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　　每一個(gè)網(wǎng)絡(luò)所連接的管腿的I/O特性直接由相應(yīng)器件的IBIS模型來描述(無源器件也可以使用SPICE模型),各個(gè)器件之間的互聯(lián)導(dǎo)線則等效成傳輸線模型。傳輸線的具體參數(shù)可以根據(jù)PCB板的厚度、材料、層數(shù)、布線的線寬、間距等已知參數(shù)計(jì)算得到,各個(gè)網(wǎng)絡(luò)之間由于導(dǎo)線交叉耦合而引起的寄生參數(shù)如寄生電容、電阻、電感等也可以計(jì)算出來。這樣,在信號(hào)傳輸?shù)娜^程中,從源端發(fā)送一直到目的端接收的主要影響因素就都已經(jīng)包括在內(nèi),再根據(jù)相應(yīng)的電路理論就可以精確計(jì)算出信號(hào)在傳輸過程中所發(fā)生的各種變化。

3.2 信號(hào)完整性分析的應(yīng)用

3.2.1 信號(hào)延遲分析

　　一些高速數(shù)字電路,如存儲(chǔ)器接口等,要求各個(gè)存儲(chǔ)芯片的時(shí)鐘相位偏差不能過大,否則可能會(huì)引起讀寫錯(cuò)誤,這就要求從時(shí)鐘發(fā)生器到各個(gè)芯片接收端因PCB布線引起的時(shí)鐘延遲要大致相等。利用信號(hào)完整性分析工具,就可以方便地模擬時(shí)鐘到達(dá)各個(gè)芯片的時(shí)間延遲,從而調(diào)整相應(yīng)的布局布線以達(dá)到預(yù)定的要求。

3.2.2 信號(hào)畸變分析

　　利用信號(hào)波形可以直觀地觀察信號(hào)在傳輸過程中所發(fā)生的畸變,包括過沖、下沖、振鈴等各種現(xiàn)象。IBIS模型提供了電路的動(dòng)態(tài)參數(shù),因此可以模擬脈沖傳輸?shù)娜^程。對比傳輸前后信號(hào)波形的變化,就可以知道電路設(shè)計(jì)能否滿足要求,如不滿足則可以做 出相應(yīng)的修改。

3.2.3 信號(hào)串?dāng)_分析

　　串?dāng)_是指兩個(gè)不同的電性能網(wǎng)絡(luò)之間的相互作用。產(chǎn)生串?dāng)_的被稱為Aggressor,而收到干擾的被稱為Victim。通常,一個(gè)網(wǎng)絡(luò)既是Aggressor,又是Victim。嚴(yán)重的串?dāng)_會(huì)導(dǎo)致信號(hào)的延遲增加、波形畸變加劇等后果。串?dāng)_是電路設(shè)計(jì)中最難解決的問題之一,因?yàn)樵陔娐返淖詈笳{(diào)試過程中很難判斷是由于串?dāng)_引起的還是其它因素影響的。目前解決這個(gè)問題的最好方法就是在電路設(shè)計(jì)過程中進(jìn)行模擬,預(yù)先避免由于串?dāng)_而可能引起的各種問題。

4 信號(hào)完整性分析應(yīng)用示例

　　下面通過一個(gè)阻抗匹配的例子說明如何進(jìn)行信號(hào)完整性分析,分析工具采用Cadence公司的Signoise(其它PCB設(shè)計(jì)軟件也有相類似的工具,如PADS的Linesim和Boardsim,Protel的Signal Integrity Tools等)。

　　阻抗匹配是電路設(shè)計(jì)中經(jīng)常遇到的問題。當(dāng)負(fù)載的阻抗與驅(qū)動(dòng)源的阻抗不相等時(shí),信號(hào)傳輸時(shí)會(huì)在源與目的之間來回反射多次,從而導(dǎo)致過沖、振鈴等現(xiàn)象而使信號(hào)質(zhì)量變差,阻抗匹配的目的就是通過端接適當(dāng)?shù)碾娮枋乖春湍康亩说淖杩勾笾孪嗟取?/P>

　　示例電路很簡單,如圖7所示。用一個(gè)74LS245作為驅(qū)動(dòng)源驅(qū)動(dòng)一個(gè)74LS245負(fù)載,中間串入電阻R作為阻抗匹配電阻,激勵(lì)信號(hào)采用占空比為50%的50MHz方波。

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　　仿真前首先為器件分配IBIS模型,一般是由芯片供應(yīng)商提供,也可使用Signoise自帶的模型仿真庫中的模型;然后將激勵(lì)信號(hào)設(shè)為占空比為50%的50MHz方波。這樣就可以進(jìn)行仿真分析了。PCB板的布線線寬為6mil(mil：千分之一英寸),為了突出傳輸線效應(yīng)走線長度拉長為5英寸,通過改變阻抗匹配電阻R的值,可得到一組驅(qū)動(dòng)端與負(fù)載端的信號(hào)曲線,如圖8所示。

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　　從以上各組曲線可以看出,匹配電阻的改變對信號(hào)質(zhì)量有很大影響。電阻值較小時(shí)信號(hào)有較大的震蕩,電阻值過大時(shí)信號(hào)又上升緩慢,延遲時(shí)間變長。其中R=33Ω時(shí)信號(hào)上升速度快且沒有振蕩,信號(hào)質(zhì)量最好,所以阻抗匹配電阻應(yīng)取為33Ω。由此可以看出，信號(hào)完整性分析能夠幫助我們提早發(fā)現(xiàn)電路設(shè)計(jì)中的問題,并且能夠根據(jù)仿真結(jié)果修改電路參數(shù)以達(dá)到預(yù)定要求。

　　現(xiàn)在,電路板設(shè)計(jì)正在向高密度、高速度、小型化、低成本的方向發(fā)展,而且由于市場的激烈競爭,技術(shù)的不斷更新?lián)Q代,設(shè)計(jì)周期越來越短,傳統(tǒng)的先設(shè)計(jì)后驗(yàn)證的方法已經(jīng)不能適應(yīng)這種發(fā)展趨勢。在國外,設(shè)計(jì)復(fù)用、并行設(shè)計(jì)、信號(hào)完整性驗(yàn)證已經(jīng)成為設(shè)計(jì)者推崇的三大要素。但在國內(nèi),由于技術(shù)、資金等各方面條件的限制,還沒有獲得廣泛的應(yīng)用,因此急待學(xué)習(xí)和改善條件,以提高我們的設(shè)計(jì)水平,增強(qiáng)產(chǎn)品的競爭力。

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參考文獻(xiàn)

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