摘 要： 在高速邏輯設(shè)計(jì)中，需要考慮避免出現(xiàn)振鈴、串?dāng)_等傳輸線(xiàn)現(xiàn)象。就此詳細(xì)討論了在Ultra2 SCSI單端" title="單端">單端和差分兩種模式兼容下，其PCB的輸出阻抗與連接電纜的兩種阻抗的匹配問(wèn)題，并介紹了在這樣的高速邏輯系統(tǒng)中，PCB設(shè)計(jì)通常要考慮的一些其它問(wèn)題。
關(guān)鍵詞： Ultra2 SCSI Fast－40 印刷電路板 高速邏輯設(shè)計(jì)
小型計(jì)算機(jī)系統(tǒng)接口(SCSI)，是美國(guó)ANSI9.2委員會(huì)定義的計(jì)算機(jī)與外設(shè)之間的接口標(biāo)準(zhǔn)，可以以更高的數(shù)據(jù)傳輸速率串接7臺(tái)或更多不同的外圍設(shè)備。為了滿(mǎn)足外圍設(shè)備不斷增加的速率要求，SCSI得到了長(zhǎng)足的發(fā)展。表1顯示了并行SCSI性能的改進(jìn)過(guò)程，我們注意到SCSI 的性能幾乎每5年提高一倍。SCSI 的最新版本是Ultra2，它的數(shù)據(jù)傳輸速率是Ultra的兩倍，其中Wide Ultra2 SCSI 速率達(dá)到了80MB/s。
并行SCSI在改進(jìn)性能時(shí)一直保持了向下和向上兼容。這樣，使舊的設(shè)備能夠繼續(xù)使用，而新的設(shè)備也能工作于舊的SCSI版本下?，F(xiàn)在并行SCSI的新版本Ultra2采用差分信號(hào)IO技術(shù)，稱(chēng)做低電壓差分(LVD)，這種技術(shù)可以達(dá)到非常高的傳輸頻率。為了繼續(xù)使用舊的單端(SE)SCSI，一些Ultra2 SCSI設(shè)備能夠兼容單端和低電壓差分模式。這樣，它的印刷電路板(PCB)設(shè)計(jì)就很具有挑戰(zhàn)性，因?yàn)?，LVD電纜的差分阻抗" title="差分阻抗">差分阻抗是110～135Ω，而單端阻抗通常要低30%～40%，那么PCB對(duì)這兩種情況應(yīng)該能夠兼容，也就是用于Ultra2 SCSI的PCB要能具有不同的輸出阻抗來(lái)分別匹配連接電纜的差分阻抗和單端阻抗。
1 跡線(xiàn)的特性阻抗
由于SCSI數(shù)據(jù)速率的提高，設(shè)計(jì)PCB就需要克服很多問(wèn)題。其中隨著傳輸速率的提高，布線(xiàn)的長(zhǎng)度及其特性阻抗" title="特性阻抗">特性阻抗就開(kāi)始變的非常重要。如果跡線(xiàn)的電器長(zhǎng)度大于傳輸信號(hào)上升沿的一半，這條跡線(xiàn)就應(yīng)被當(dāng)作傳輸線(xiàn)來(lái)處理。這一臨界電器長(zhǎng)度可以用公式(1)來(lái)表示，式中Tr表示輸出電壓的上升時(shí)間，L表示跡線(xiàn)的電感，C表示跡線(xiàn)的總電容。采用Ultra2接口，對(duì)于1ns 的上升時(shí)間，臨界電器長(zhǎng)度通常近似為3.1 英寸，當(dāng)跡線(xiàn)長(zhǎng)度超過(guò)了3.1英寸時(shí)，跡線(xiàn)就應(yīng)被當(dāng)作傳輸線(xiàn)來(lái)對(duì)待，那么，其特性阻抗就應(yīng)該與連接電纜的特性阻抗相匹配。否則，就會(huì)因?yàn)镻CB和連接電纜的不匹配而出現(xiàn)振鈴現(xiàn)象使信號(hào)質(zhì)量受到極大影響。這樣一來(lái)，在PCB的設(shè)計(jì)中，跡線(xiàn)的特性阻抗就成了一個(gè)重要問(wèn)題，這也是我們下面需要詳細(xì)討論的問(wèn)題。
對(duì)于信號(hào)來(lái)說(shuō)PCB可以看作微波傳輸帶或帶狀線(xiàn)或者兼而有之。它們的電特性是由它們的幾何結(jié)構(gòu)和材料特性決定的。圖1顯示了微波傳輸線(xiàn)的結(jié)構(gòu)，它的特性阻抗可以用公式(2)來(lái)表示，式中Er是基片" title="基片">基片的相對(duì)介電常數(shù)。
圖2顯示帶狀線(xiàn)的結(jié)構(gòu)，它的特性阻抗可以用公式(3)來(lái)表示。
當(dāng)決定是使用微波傳輸帶還是帶狀線(xiàn)時(shí)，要考慮PCB的層數(shù)和走線(xiàn)的復(fù)雜程度。在大多數(shù)情況下，微波傳輸帶和帶狀線(xiàn)要混合使用。一旦單端阻抗確定后，差分阻抗就取決于PCB上兩條跡線(xiàn)的間距。差分對(duì)" title="差分對(duì)">差分對(duì)的兩條跡線(xiàn)具有相同的物理交叉和斷面尺寸也是非常重要的。圖3顯示了一差分對(duì)跡線(xiàn)的結(jié)構(gòu)，公式(4)顯示了微波傳輸帶的差分阻抗，其中Z為單端阻抗。公式(5)顯示了微波帶狀線(xiàn)的差分阻抗。
從前面的公式可以看出單端特性阻抗主要取決于跡線(xiàn)的寬度和厚度、基片的介電常數(shù)和厚度等因素。而差分阻抗則由單端阻抗、差分對(duì)的兩條跡線(xiàn)之間的間距和差分對(duì)之間的對(duì)間距決定，而且布線(xiàn)應(yīng)力求平行、對(duì)等，不要歪斜和出現(xiàn)直角轉(zhuǎn)彎，以免改變阻抗。
滿(mǎn)足多模式的關(guān)鍵是有正確的差分阻抗值，同時(shí)有正確的差分對(duì)單端的阻抗比。在滿(mǎn)足公式(5)的情況下，差分對(duì)跡線(xiàn)的間距近似為基片厚度的5%時(shí)，差分對(duì)單端的阻抗比是1.35，符合我們的差分對(duì)單端阻抗比要求。這里5%并不小，因?yàn)闉榱藵M(mǎn)足單端阻抗要求，往往要選用較厚的基片，另外，差分對(duì)的對(duì)間距離也至少應(yīng)為差分對(duì)的兩條跡線(xiàn)間距的兩倍以上，以減小差分對(duì)間的電容耦合和互感。單端和差分阻抗的實(shí)用范圍為20～150Ω，典型值為50～110Ω，而可控阻抗電路板，其所有布線(xiàn)都可匹配在幾個(gè)歐姆左右，通常單端阻抗能保持在50～80Ω。
2 信號(hào)的終止
對(duì)于沒(méi)有從PCB輸出的傳輸線(xiàn)，在末端加入和傳輸線(xiàn)阻抗Z0相等的電阻ZL，能有效地排除傳輸線(xiàn)上的振鈴。最普遍的方法是在接受端采用并聯(lián)終止法，如圖4(a)所示。這樣，收端的反射系數(shù)PL＝(RL－Z0)/(RL＋Z0)就等于零，這意味著此時(shí)信號(hào)線(xiàn)上沒(méi)有反射或失真，除了時(shí)延以外，這條線(xiàn)可看作一條直流電路。應(yīng)當(dāng)強(qiáng)調(diào)的是，不管器件位于傳輸線(xiàn)的任何位置，終止電阻都應(yīng)放在線(xiàn)的末尾。在任何情況下也不能把信號(hào)線(xiàn)分成一個(gè)T型網(wǎng)，分送到幾個(gè)器件中，而是應(yīng)當(dāng)把信號(hào)線(xiàn)彎曲地按順序送給不同的器件。
圖4(a)的一個(gè)主要缺點(diǎn)是使用＋3V電源?？梢杂么骶S寧等效電路來(lái)表示RL和電源，如圖4(b)所示，使系統(tǒng)運(yùn)行在＋5V直流下，這樣也能起到很好的作用，但會(huì)消耗額外的電能。
和以上兩種方法相比，在圖4(c)中采用一個(gè)電容串接在RL與＋5V之間來(lái)隔斷直流消耗的方法可以減少電源的的消耗，也不必使用＋3V電源。電容為0.1μF的多層陶瓷電容，市場(chǎng)上已經(jīng)出現(xiàn)了包含電容—電阻的組合件，通常為DIP封裝。和在收段用并聯(lián)終止技術(shù)相對(duì)的另一種方法是在發(fā)端采用串聯(lián)終止，這里不再詳細(xì)討論。
無(wú)論何時(shí)，當(dāng)傳輸線(xiàn)的延遲達(dá)到2TD＝TR時(shí)，必須考慮傳輸線(xiàn)的影響，即信號(hào)的變化時(shí)間TR小于等于信號(hào)到達(dá)收端、再反射、返回到發(fā)端的時(shí)間2TD。
3 電容加載
在高速邏輯設(shè)計(jì)中，直流負(fù)載幾乎不會(huì)出現(xiàn)問(wèn)題，而交流負(fù)載則顯得更加重要。高頻段跡線(xiàn)的特性阻抗和傳輸時(shí)延取決于跡線(xiàn)的電容和電感。公式(6)顯示了跡線(xiàn)的特性阻抗，公式(7)顯示了跡線(xiàn)的傳輸時(shí)延。而在具體計(jì)算PCB的特性阻抗和傳輸時(shí)延時(shí)還需要考慮電容加載問(wèn)題，電容加載會(huì)使阻抗減小，使傳輸時(shí)延加大。公式(8)顯示了跡線(xiàn)的加載特性阻抗，變量Cd為附加電容，公式(9)顯示了跡線(xiàn)的加載傳輸時(shí)延。在計(jì)算電路的電容時(shí)，必須意識(shí)到插槽和過(guò)孔的附加電容。通常，一個(gè)插槽的附加電容為2pF，而過(guò)孔為0.3～0.8pF。連接器的阻抗和長(zhǎng)度也必須考慮。
為了確保器件規(guī)定的性能，器件所有負(fù)載的電容，包括信號(hào)線(xiàn)的分布電容，不應(yīng)超過(guò)器件規(guī)定的電容負(fù)載。作為一條經(jīng)驗(yàn)原則，為了達(dá)到最好的速度/負(fù)載性能，任何一個(gè)器件的最大負(fù)載不應(yīng)超過(guò)4～6個(gè)器件。但是，市場(chǎng)上也有一些高反轉(zhuǎn)速率的器件，具有較高的輸出驅(qū)動(dòng)能力。
設(shè)計(jì)高速印刷電路板還應(yīng)該正確選擇介電材料，介電材料的兩個(gè)主要參數(shù)是介電常數(shù)和損耗正切。介電常數(shù)反映介質(zhì)容納電荷的能力，而損耗正切則意味著介質(zhì)將耗散多少能量。常用的G－10和FR－4材料，相對(duì)介電常數(shù)為4～5，非常好的材料可以達(dá)到2～3。事實(shí)上，這意味著G－10介電材料必須使用較厚的基片以減少電容。G－10材料足以支持到100MHz的信號(hào)，對(duì)于更高的頻率，應(yīng)考慮選用Teflon一類(lèi)的材料，當(dāng)然，這類(lèi)材料比較昂貴。
可以說(shuō)，設(shè)計(jì)出具有與SCSI接口電纜阻抗相當(dāng)。并與其差分對(duì)單端阻抗比相同的印刷電路板是可行的。它能夠在充分利用Ultra SCSI2的多模式技術(shù)的同時(shí)，使信號(hào)只有很小的畸變。
此外，對(duì)于類(lèi)似Ultra2 SCSI這樣的高速邏輯電路的系統(tǒng)設(shè)計(jì)，信號(hào)的反轉(zhuǎn)速率已達(dá)到2～5V/ns，上升時(shí)間低于2ns(多數(shù)在1ns以下)。信號(hào)線(xiàn)長(zhǎng)度稍長(zhǎng)一些就會(huì)出現(xiàn)傳輸線(xiàn)現(xiàn)象，例如振鈴。通常，為了避免發(fā)生這種現(xiàn)象，必須采取下列相應(yīng)步驟：
·線(xiàn)路板中分別使用地層和電源層；
·控制導(dǎo)線(xiàn)之間的距離以減少串?dāng)_；
·多使用去耦電容；
·注意交流負(fù)載；
·終止信號(hào)線(xiàn)以減少反射。
同時(shí)，還要遵守以下通用規(guī)則：
·跡線(xiàn)沿負(fù)載均勻分布，減小因不連續(xù)而產(chǎn)生的反射；
·關(guān)鍵信號(hào)走線(xiàn)避免直角轉(zhuǎn)彎和T型分支；
·考慮插槽和過(guò)孔的附加電容；
·盡可能縮短連線(xiàn)；
·使用介電常數(shù)盡可能低的基片；
·使用多層PCB，有可能的話(huà)，使用阻抗受控的PCB；
·平衡走線(xiàn)長(zhǎng)度，避免歪斜；
·縮短通過(guò)連接器的長(zhǎng)度；
·器件要有去耦電容；
·在PCB板中，把高速器件和其它部分隔離，這樣能簡(jiǎn)化板子的布局和減小高速的區(qū)域。
參考文獻(xiàn)
1 SCSI Parallel Interface－2 (SPI－2).Working DraftAmerican National Standard、1998；Project 1142D
2 Jock Tomlinson.Avoid The Pitfalls of High－Speed Logic Design. Electronics Today、1996；31(3)