0 引言

    隨著CMOS半導(dǎo)體工藝的進(jìn)步，集成電路進(jìn)入系統(tǒng)芯片(System on Chip，SoC)設(shè)計(jì)時(shí)代，極大地提高了集成度和時(shí)鐘頻率，導(dǎo)致芯片的功耗急劇增加。功耗成為集成電路設(shè)計(jì)中除面積和時(shí)序之外的又一個(gè)重要因素，因此低功耗設(shè)計(jì)成為學(xué)術(shù)界和產(chǎn)業(yè)界關(guān)注的焦點(diǎn)。低功耗技術(shù)的引入，給芯片的設(shè)計(jì)和實(shí)現(xiàn)提出了新的挑戰(zhàn)。這些挑戰(zhàn)包括電壓域的劃分、EDA工具之間數(shù)據(jù)的交換和管理等。本文基于IEEEl801標(biāo)準(zhǔn)Uni-fied Power Format(UPF)，采用Synopsys和Mentor Graphics的EDA工具實(shí)現(xiàn)了包括可測(cè)性設(shè)計(jì)在內(nèi)的“從RTL到GDSII”的完整低功耗流程設(shè)計(jì)。本論文第1部分描述了低功耗技術(shù)和術(shù)語(yǔ)。第2部分描述了本文設(shè)計(jì)的系統(tǒng)芯片的情況。第3部分描述了整個(gè)設(shè)計(jì)的流程和采用的EDA工具。第4部分為總結(jié)。

1 低功耗技術(shù)
    數(shù)字CMOS電路的功耗主要有三個(gè)來(lái)源，分別是開關(guān)功耗Pswitching、短路功耗Pshort-circuit和泄漏功耗Pleakage，分為動(dòng)態(tài)功耗(Psw  itching+Pshort-circuit)和靜態(tài)功耗(Pleakage)兩大類，如式(1)所示。
    
    其中，α是開關(guān)活動(dòng)因子，CL是有效電容，VDD是工作電壓，fclk是時(shí)鐘頻率，ISC是平均短路電流，Ileak是平均漏電流。目前提出了各種降低功耗的方法，主流的技術(shù)有門控時(shí)鐘(Clock-Gating)、多閾值電壓(Multi-threshold)，先進(jìn)的技術(shù)包括多電壓(Mulit-Voltage，MV)電源關(guān)斷(MTCMOS Pwr Gating)、多電壓和帶狀態(tài)保持功能的電源關(guān)斷(MV&Pwr Gating with State Retention)、低電壓待機(jī)(Low-VDD Stan-dby)、動(dòng)態(tài)或自適應(yīng)電壓和頻率調(diào)整(Dynamic or Adaptive Voltage&Frequency Scaling,DVS、DVFS、AVS、AVFS)、阱偏置(Well Biasing，VTCMOS)等。為了實(shí)現(xiàn)這些技術(shù)，需要在設(shè)計(jì)的時(shí)候劃分電壓域(Power Domain,PD)，組成不同的工作模式(Power Mode,PM)和加入特殊器件，比如電源關(guān)斷器件(Power Switches)、電平轉(zhuǎn)換器件(Level Shifter，LS)、隔離器件(Isolation Cell)和狀態(tài)保持器件(State Ret-ention Cell)等。在本文的芯片設(shè)計(jì)中采用了門控時(shí)鐘、多電壓和電源關(guān)斷技術(shù)。

2 本次設(shè)計(jì)的概括
    本文的芯片設(shè)計(jì)如圖1所示，有4萬(wàn)個(gè)寄存器、20萬(wàn)邏輯門，共分七個(gè)電壓域，PD TOP(頂層)、PD1、PD2、PD3、PD4、PD5和PD6，其中PD6工作在1．2V，其余的工作在1．8V。在正常工作模式下有三種電壓模式，分別為PM1(PD1關(guān)斷，其余開啟)、PM2(PD TOP和PD1開啟，其余關(guān)斷)和PM3(PD TOP開啟，其余關(guān)斷)。電源關(guān)斷器件和隔離器件的使能信號(hào)(ps en和iso en)由處于常開區(qū)PD TOP的功耗模式控制器(PMC)產(chǎn)生。

3 低功耗設(shè)計(jì)流程
    如圖1所示，每個(gè)關(guān)斷電壓域的輸出要插入隔離器件，以防止該電壓域電源關(guān)斷后輸出的不定態(tài)影響別的電壓域正常工作，由于PD6的工作電壓是1．2V，其余的是1．8V，因此要在PD6的輸入和輸出插入電平轉(zhuǎn)換器件。這些低功耗的設(shè)計(jì)意圖寫入U(xiǎn)PF文件，EDA工具根據(jù)UPF實(shí)現(xiàn)設(shè)計(jì)者的想法。整個(gè)設(shè)計(jì)實(shí)現(xiàn)過(guò)程中包括RTL代碼的綜合、可測(cè)試性設(shè)計(jì)、布局布線、物理驗(yàn)證和網(wǎng)表的等價(jià)形式驗(yàn)證，如圖2所示。

3．1 綜合
    RTL代碼的綜合使用Design Compiler(DC)，輸入文件為UPF、帶電源信息的庫(kù)文件(pg．db)、RTL代碼和時(shí)序約束文件(SDC。在綜合優(yōu)化的過(guò)程中，工具會(huì)根據(jù)UPF自動(dòng)地在相應(yīng)的位置插入電平轉(zhuǎn)換器件和隔離器件，優(yōu)化完成后，可以用check_mv_desing命令進(jìn)行正確性檢查。  DC輸出的網(wǎng)表與RTL代碼使用Formality進(jìn)行等價(jià)形式驗(yàn)證。
3．2 可測(cè)試性設(shè)計(jì)
    在通過(guò)等價(jià)形式驗(yàn)證的綜合網(wǎng)表中做可測(cè)性設(shè)計(jì)。首先利用MBISTArchitect做靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)的內(nèi)在自測(cè)試(MBIST)。輸入文件包括網(wǎng)表、SRAM的模型，輸出帶自測(cè)試電路的網(wǎng)表。其次利用BSDArchitect完成邊界掃描測(cè)試，輸入文件包括網(wǎng)表和輸入／輸出接口電路的
模型，輸出包含邊界掃描電路的網(wǎng)表。最后利用DFTCompiler完成邏輯掃描測(cè)試，輸入文件為UPF、時(shí)序約束文件和網(wǎng)表，利用insert dft命令完成掃描鏈的連接。由于做內(nèi)在自測(cè)試和邊界掃描測(cè)試電路時(shí)沒(méi)有用到UPF，因此在掃描鏈插入后要用check mv desing命令進(jìn)行檢查，電
平轉(zhuǎn)換器件和隔離器件如果缺少用insert_mv_cell插入，如果多余用remove_mv_cell命令刪除。DFT Compiler輸出為網(wǎng)表、新的UPF'、SPF、DEF和時(shí)序約束文件。做完可測(cè)試性設(shè)計(jì)的網(wǎng)表和綜合的網(wǎng)表進(jìn)行等價(jià)形式驗(yàn)證。
3．3 布局布線
    利用IC Compiler進(jìn)行布局布線，輸入文件有UPF'、時(shí)序約束文件、網(wǎng)表，輸出文件為網(wǎng)表和時(shí)序約束文件。輸出網(wǎng)表要完成等價(jià)形式驗(yàn)證。完成布局布線后的網(wǎng)表使用MVRIC進(jìn)行低功耗設(shè)計(jì)的檢查，用Star-RCXT抽取寄生參數(shù)，用PrimeTime進(jìn)行時(shí)序和功耗的簽收，最后用
MVSIM和VCS完成后仿真。最后使用Calibre完成物理驗(yàn)證，輸出GDSII文件。最終的芯片版圖如圖3所示。
3．4 自動(dòng)測(cè)試向量的生成
    完成布局布線后的網(wǎng)表和DFT Compiler輸出的SPF文件送入TetraMAX中進(jìn)行自動(dòng)測(cè)試向量的生成。本文的設(shè)計(jì)生成2576個(gè)向量，故障覆蓋率為98％，并用VCS完成了測(cè)試向量的后仿真。

4 結(jié)論
    本文闡述了一種低功耗系統(tǒng)芯片的實(shí)現(xiàn)流程。利用該流程實(shí)現(xiàn)了一個(gè)包含4萬(wàn)寄存器、20萬(wàn)等效邏輯門的系統(tǒng)芯片，并流片驗(yàn)證，結(jié)果達(dá)到預(yù)期目標(biāo)。