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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫(huà)面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫(huà)面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

應(yīng)用于JESD204B/C的高速寬頻帶可編程分頻器

為了滿足高速多通道場(chǎng)景下JESD204B/C系統(tǒng)的應(yīng)用需求，采用電流模邏輯（Current Mode Logic，CML）設(shè)計(jì)了一款高速、寬工作頻率的可編程分頻器?；?.18 μm SiGe BiCMOS工藝，經(jīng)流片測(cè)試結(jié)果顯示，在300 MHz~16 GHz輸入頻率范圍內(nèi)，可實(shí)現(xiàn)2~16 380次分頻，且有信號(hào)發(fā)生器、脈沖發(fā)生器及中繼器三種不同模式輸出。

發(fā)表于：12/17/2025

基于FPGA高精度磁通門(mén)傳感器的設(shè)計(jì)與校準(zhǔn)研究

針對(duì)寬量程電流測(cè)量中傳統(tǒng)磁通門(mén)傳感器非線性誤差顯著的問(wèn)題，提出基于現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）高精度時(shí)間差檢測(cè)與多項(xiàng)式動(dòng)態(tài)補(bǔ)償?shù)膮f(xié)同校正方法。通過(guò)建立磁芯正負(fù)飽和時(shí)間差與被測(cè)電流的映射關(guān)系，構(gòu)建數(shù)字化FPGA處理架構(gòu)實(shí)時(shí)捕獲飽和時(shí)間差，并建立包含非線性效應(yīng)的多項(xiàng)式補(bǔ)償模型。實(shí)驗(yàn)結(jié)果表明：該傳感器能夠精確檢測(cè)復(fù)雜微弱漏電流；補(bǔ)償模型決定系數(shù)達(dá)0.999 976，較線性模型提高0.11%；均方根誤差降低85.4%。通過(guò)硬件-算法協(xié)同優(yōu)化有效抑制工業(yè)現(xiàn)場(chǎng)環(huán)境下的精度漂移，為智能電網(wǎng)設(shè)備級(jí)電流監(jiān)測(cè)提供了高精度低成本解決方案。

發(fā)表于：12/17/2025

智能網(wǎng)卡加速Ceph存儲(chǔ)的性能研究

聚焦Ceph存儲(chǔ)系統(tǒng)對(duì)象存儲(chǔ)設(shè)備（Object Storage Device， OSD）架構(gòu)線程鎖競(jìng)爭(zhēng)機(jī)制所導(dǎo)致的多核并行擴(kuò)展能力受限問(wèn)題，針對(duì)下一代Crimson-OSD架構(gòu)與智能網(wǎng)卡協(xié)同優(yōu)化技術(shù)開(kāi)展研究，提出分層協(xié)同優(yōu)化框架。相關(guān)研究表明，采用智能網(wǎng)卡協(xié)同優(yōu)化，RDMA網(wǎng)絡(luò)卸載降低CPU占用率達(dá)到70%，異構(gòu)計(jì)算引擎實(shí)現(xiàn)糾刪碼硬件加速提升數(shù)據(jù)恢復(fù)速度達(dá)到4.84倍。研究成果為分布式存儲(chǔ)系統(tǒng)的硬件加速提供相關(guān)理論依據(jù)與關(guān)鍵技術(shù)參考，對(duì)高性能計(jì)算和云邊端融合等數(shù)據(jù)密集型場(chǎng)景的存儲(chǔ)系統(tǒng)優(yōu)化具有指導(dǎo)意義。

發(fā)表于：12/16/2025

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫(huà)面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫(huà)面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

發(fā)表于：11/13/2025

基于FPGA的多源數(shù)據(jù)融合目標(biāo)檢測(cè)的研究與實(shí)現(xiàn)

隨著智能駕駛、機(jī)器人等技術(shù)的高速發(fā)展，在這些場(chǎng)景下常規(guī)的二維檢測(cè)算法并不能滿足環(huán)境感知的要求，需要三維目標(biāo)檢測(cè)去獲得精準(zhǔn)的環(huán)境信息。但是，目前大多主流的多源數(shù)據(jù)融合的三維目標(biāo)檢測(cè)模型都依賴于高算力、高功耗的平臺(tái)，難以在性能較低的嵌入式平臺(tái)實(shí)現(xiàn)。針對(duì)這些問(wèn)題提出了一種在低功耗的FPGA平臺(tái)上實(shí)現(xiàn)多源融合的三維目標(biāo)檢測(cè)的方法，通過(guò)融合激光雷達(dá)點(diǎn)云與攝像頭圖像數(shù)據(jù)，來(lái)彌補(bǔ)點(diǎn)云特征信息的不足，以實(shí)現(xiàn)更高的準(zhǔn)確率和檢測(cè)的穩(wěn)定性。同時(shí)結(jié)合FPGA平臺(tái)的特點(diǎn)，對(duì)融合的特征進(jìn)行篩選及處理，并結(jié)合量化策略對(duì)模型進(jìn)行壓縮。經(jīng)過(guò)實(shí)驗(yàn)，融合方式明顯提升小物體的準(zhǔn)確度，量化后的模型在三維檢測(cè)平均精度損失小于3%的情況下在端側(cè)FPGA平臺(tái)成功運(yùn)行。

發(fā)表于：11/12/2025

基于RK3588與ZYNQ的雙光圖像處理平臺(tái)設(shè)計(jì)與研究

針對(duì)可見(jiàn)光成像、紅外成像在越來(lái)越多的場(chǎng)景得到應(yīng)用，采用一體化設(shè)計(jì)理念，設(shè)計(jì)一款小型雙模成像圖像處理平臺(tái)。該雙光圖像處理平臺(tái)采用RK3588與ZYNQ作為主協(xié)處理器，可完成1080P可見(jiàn)光圖像與1 280×1 024分辨率非制冷紅外圖像的并行實(shí)時(shí)處理，在軟件算法的控制下可實(shí)時(shí)完成目標(biāo)跟蹤識(shí)別。經(jīng)實(shí)物樣機(jī)外場(chǎng)測(cè)試與高低溫測(cè)試，該平臺(tái)性能穩(wěn)定可靠、結(jié)構(gòu)緊湊，能夠滿足車(chē)載、船載、機(jī)載的多種應(yīng)用場(chǎng)景需求。

發(fā)表于：11/12/2025

基于改進(jìn)UNet的瀝青道路缺陷檢測(cè)系統(tǒng)的研究與實(shí)現(xiàn)

針對(duì)道路缺陷檢測(cè)中傳統(tǒng)方法泛化能力低、易受環(huán)境干擾，以及深度學(xué)習(xí)模型部署在計(jì)算平臺(tái)時(shí)存在的高功耗、低速度等問(wèn)題，提出一種基于低功耗FPGA平臺(tái)的語(yǔ)義分割模型的加速與部署策略。首先，構(gòu)建包含道路裂縫與坑洞的多源數(shù)據(jù)集，通過(guò)數(shù)據(jù)增強(qiáng)技術(shù)平衡樣本分布；其次，針對(duì)UNet模型的特征提取網(wǎng)絡(luò)與上采樣網(wǎng)絡(luò)分別進(jìn)行通道裁剪，并結(jié)合量化技術(shù)將模型權(quán)重從FP32壓縮至INT8，進(jìn)一步降低計(jì)算量；最后，利用Vitis AI工具鏈完成模型量化與編譯，部署至FPGA平臺(tái)，充分發(fā)揮其并行計(jì)算能力。實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的模型在保證平均交并比（MIoU）損失小于5%的前提下，推理速度達(dá)到了17 ms，模型參數(shù)量與計(jì)算量大幅度降低，并且功耗顯著降低。該方法在邊緣端實(shí)現(xiàn)了高效、低功耗的道路缺陷檢測(cè)，為瀝青道路自動(dòng)化養(yǎng)護(hù)評(píng)估提供了可行方案。

發(fā)表于：11/12/2025

基于CPU-FPGA協(xié)同架構(gòu)的VoIP數(shù)據(jù)加密系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

摘要：針對(duì)通信網(wǎng)絡(luò)飛速發(fā)展背景下VoIP面臨日益嚴(yán)峻的數(shù)據(jù)安全風(fēng)險(xiǎn)，提出并實(shí)現(xiàn)了一種基于CPU+FPGA軟硬件協(xié)同處理架構(gòu)的VoIP數(shù)據(jù)加密方案，高效集成AES算法，對(duì)實(shí)時(shí)采集的VoIP話音流進(jìn)行加密處理。搭建專用話音測(cè)試環(huán)境，采用主觀、客觀相結(jié)合方法對(duì)所設(shè)計(jì)的加密模塊在正常工作狀態(tài)下的性能及通話質(zhì)量進(jìn)行全面評(píng)估。測(cè)試結(jié)果表明，該加密方案在保障安全性的同時(shí)有效維持了通話質(zhì)量。

發(fā)表于：10/29/2025

基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

祖沖之（ZUC）算法是我國(guó)自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實(shí)時(shí)運(yùn)算和大數(shù)據(jù)處理等復(fù)雜需求場(chǎng)景，ZUC的高速實(shí)現(xiàn)對(duì)于其應(yīng)用推廣具有重要的實(shí)用意義?；诖?，針對(duì)ZUC適用環(huán)境的FPGA實(shí)現(xiàn)高性能要求，通過(guò)優(yōu)化模乘、模加等核心運(yùn)算，并采用流水化結(jié)構(gòu)設(shè)計(jì)，在FPGA硬件平臺(tái)上實(shí)現(xiàn)了ZUC算法。實(shí)驗(yàn)結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達(dá)10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實(shí)現(xiàn)了良好的平衡，為ZUC算法的高性能實(shí)現(xiàn)提供了新的解決方案。

發(fā)表于：10/28/2025

基于FPGA的梳狀譜通信干擾信號(hào)設(shè)計(jì)與研究

為了有效測(cè)試通信電臺(tái)的實(shí)際抗干擾性能，提出了一種基于FPGA的高斯白噪聲梳狀譜干擾信號(hào)設(shè)計(jì)方案，相比傳統(tǒng)隨機(jī)相位調(diào)頻梳狀譜干擾，在對(duì)抗寬帶通信系統(tǒng)時(shí)干擾效果更強(qiáng)。該方案以FPGA為核心，通過(guò)改進(jìn)Ziggurat算法和DDS技術(shù)實(shí)現(xiàn)梳狀譜干擾信號(hào)的生成，在滿足高速、高性能的同時(shí)，具有較強(qiáng)的靈活性。并通過(guò)DA芯片輸出，實(shí)現(xiàn)了3~11個(gè)梳狀譜信號(hào)的生成。實(shí)驗(yàn)結(jié)果表明：生成的梳狀譜干擾信號(hào)頻率控制誤差小于0.001%，干擾效果量化一個(gè)指標(biāo)。

發(fā)表于：9/17/2025