摘  要： 隨著政府實(shí)行更為嚴(yán)格的功耗規(guī)定，如何進(jìn)一步降低待機(jī)功耗成為工程師設(shè)計(jì)過程中需要考慮的一個(gè)重要因素?，F(xiàn)代可編程邏輯器件動態(tài)電流要求極低，并能在集成了一個(gè)低成本晶振后實(shí)現(xiàn)門控時(shí)鐘網(wǎng)絡(luò)，對降低電子產(chǎn)品的系統(tǒng)功耗有很大的使用價(jià)值。
關(guān)鍵詞： 待機(jī)功耗；PLD；ispMACH 4000ZE CPLD；門控時(shí)鐘

    盡可能地節(jié)省系統(tǒng)的每一微瓦功耗是電池供電設(shè)備設(shè)計(jì)工程師共同的目標(biāo)。隨著政府有關(guān)功耗方面更嚴(yán)格的法規(guī)出臺，需要重新審視一些傳統(tǒng)的家用和辦公設(shè)備(如LCD電視機(jī)、機(jī)頂盒（STB）和多功能打印機(jī)（MFP）)以尋求更有效的節(jié)能方案。本文研究了節(jié)省功耗的設(shè)計(jì)方法和實(shí)用性建議。由于現(xiàn)代可編程邏輯器件的動態(tài)電流要求極低，往往只有幾微安，非常適合用來控制整個(gè)系統(tǒng)的喚醒/睡眠狀態(tài)，因此成為系統(tǒng)事件監(jiān)測器的理想選擇。
    為了確保產(chǎn)品符合最新的EnergyStar[1]和歐盟行為守則[2]（EC Code of Conduct)的規(guī)定，設(shè)計(jì)人員正在尋求創(chuàng)新的方法以便為各個(gè)產(chǎn)品線提供低功耗的工作模式。由于PLD提供了功耗優(yōu)化的靈活性，實(shí)現(xiàn)了整個(gè)系統(tǒng)級低于1 W的待機(jī)功耗模式，從而有助于協(xié)調(diào)整個(gè)系統(tǒng)的電源管理。
    1 W倡議[3]（One Watt Initiative）是國際能源機(jī)構(gòu)提出的一項(xiàng)能源節(jié)約計(jì)劃，提議將所有電器的待機(jī)功耗降低至1 W。待機(jī)功耗[4-5]是指許多電器在關(guān)閉或處于待機(jī)模式時(shí)消耗的電力，也被稱為吸血鬼或無用的功耗。雖然單臺電器的功耗典型值很低（1 W～25 W），但是住宅和商業(yè)用途的電器數(shù)量高達(dá)幾十億，所有電器待機(jī)功耗的總和占據(jù)了世界電力使用總量的相當(dāng)大的一部分。研究表明，待機(jī)功耗占家庭用電總量的比例高達(dá)7%～13%。
    雖然待機(jī)功耗的定義根據(jù)所分析產(chǎn)品的不同而有所差異，但是待機(jī)功耗總包括了產(chǎn)品在不執(zhí)行任何功能時(shí)所需的最低功耗。PLD正越來越多地應(yīng)用到電路中，使得盡可能多的系統(tǒng)在處于空閑狀態(tài)時(shí)可以斷電或處于待機(jī)/睡眠模式。
使用PLD的門控時(shí)鐘
    門控時(shí)鐘是許多同步電路中使用的節(jié)省功耗的技術(shù)之一。為了節(jié)省功耗，門控時(shí)鐘支持增加額外的邏輯電路來對時(shí)鐘樹進(jìn)行刪減，禁用部分電路以使觸發(fā)器不改變狀態(tài)，從而使它們的開關(guān)功耗為零，并且只有漏電流產(chǎn)生。
    門控時(shí)鐘控制硬件檢測是否有工作要執(zhí)行并關(guān)閉無需使用的時(shí)鐘。例如，橋接或總線可能使用自動門控，因此可以將其關(guān)閉直至應(yīng)用處理器需要時(shí)再使用。如果該總線上的一些電路板外設(shè)從未使用過，則可能被永久關(guān)閉。
    耦合了低成本晶振Pierce RC電路的CPLD可提供自動硬件門控時(shí)鐘。圖1中的電路所實(shí)現(xiàn)的是頻率為32.768 kHz的門控實(shí)時(shí)時(shí)鐘（RTC），是手持設(shè)備(如智能手機(jī))中常見的時(shí)鐘源。

    晶振是一種低成本且準(zhǔn)確的時(shí)鐘選擇，可以在眾多應(yīng)用中使用。晶振可提供的基本共振頻率范圍為30 kHz～50 MHz。振蕩器電路建議使用晶振來實(shí)現(xiàn)，因?yàn)槠渚哂泻唵?、成本低和可靠性?qiáng)的特點(diǎn)。設(shè)計(jì)師可使用CL公式與經(jīng)驗(yàn)法則來設(shè)置圖1中C1和C2的初始值，并使用測試基準(zhǔn)最終確定這些值。CLK_EN-
ABLE(2：0)輸入使得單個(gè)DISTRIBU-
TED_CLK(2:0)輸出能啟用/禁用子系統(tǒng)，從而盡量降低功耗。
使用PLD作為系統(tǒng)睡眠管理器
    降低待機(jī)功耗的技術(shù)實(shí)現(xiàn)方案之一是使用一個(gè)智能電子開關(guān)，在無需驅(qū)動負(fù)載或在一段時(shí)間的休眠后關(guān)閉電源，并在需要時(shí)立即恢復(fù)。PLD可與常用應(yīng)用芯片一起使用以降低待機(jī)功耗，并使主處理器檢測系統(tǒng)事件所需的上電時(shí)間最小。電源管理是一些電子設(shè)備的重要功能，尤其是機(jī)頂盒(STB)、計(jì)算機(jī)和計(jì)算機(jī)外設(shè)(如顯示器和打印機(jī))，這些設(shè)備在休眠狀態(tài)下關(guān)閉電源或?qū)⑾到y(tǒng)切換到低功耗狀態(tài)以實(shí)現(xiàn)對電源的管理。
    遠(yuǎn)程喚醒WoL（Wake-on-LAN）是以太網(wǎng)的計(jì)算機(jī)網(wǎng)絡(luò)標(biāo)準(zhǔn)，允許一臺計(jì)算機(jī)通過網(wǎng)絡(luò)消息被打開或喚醒。該消息通常由局域網(wǎng)中的另一臺計(jì)算機(jī)上執(zhí)行的一個(gè)簡單的程序來發(fā)送。低成本的IP電視機(jī)頂盒和多功能打印機(jī)（MFP）是將以太網(wǎng)遠(yuǎn)程喚醒（WoL）用作中斷信號，從而將耗電的應(yīng)用處理器從睡眠模式下喚醒的理想設(shè)備。符合低電流要求的CPLD可用以檢測傳輸?shù)酱蛴C(jī)或機(jī)頂盒的以太網(wǎng)信號，是一種理想的智能開關(guān)選擇。圖2所示即為一個(gè)使用了CPLD智能開關(guān)的IP-TV STB框圖。

      在機(jī)頂盒架構(gòu)中，當(dāng)節(jié)目更新或訂閱內(nèi)容從有線電視控制中心發(fā)送到用戶時(shí)，在正確尋址后，這些信息的到來可以“喚醒”處于空閑狀態(tài)的機(jī)頂盒。網(wǎng)絡(luò)正確尋址到該器件后，一個(gè)持續(xù)工作的低功耗ispMACH 4000ZE CPLD[6]能夠迅速響應(yīng)并且保持最小的電流消耗?，F(xiàn)代的小型CPLD(如LC4032ZE器件)的靜態(tài)功耗低至10 ?滋A。因?yàn)閭鹘y(tǒng)的低成本、低速微控制器不能在工作頻率為25 MHz的介質(zhì)無關(guān)接口MII（Media Independent Interface）總線上可靠地檢測輸入數(shù)據(jù)，所以需要用高速的CPLD來檢測輸入幀。在自動化工廠編程這一步中，將一個(gè)唯一的MAC地址編程到智能開關(guān)CPLD中。
節(jié)省印刷電路板  功耗的技術(shù)
    電池漏電和幻象電源（Phantom Power)造成了印刷電路板漏電，可使用一些簡單的電路技術(shù)來解決這些問題。例如，萊迪思在開發(fā)ispLEVER 4000ZE Pico開發(fā)套件[7]時(shí)，遵循的質(zhì)量標(biāo)準(zhǔn)之一就是在電路板不工作時(shí)必須有極低的靜態(tài)功耗?？紤]到客戶和現(xiàn)場應(yīng)用工程師（FAE）在使用該開發(fā)板時(shí)經(jīng)常會在裝了3 V紐扣電池的情況下將開發(fā)板放置一段時(shí)間，因而刪除板上所有的漏電路徑，避免了電池耗盡[8]。Pico板使用了多種時(shí)鐘門控技術(shù)，因此可以僅使能某些需要的電源。在這種情況下，傳感器放大器僅當(dāng)CPLD要求進(jìn)行測量時(shí)上電。一旦要求測量，CPLD發(fā)出輸入使能(ENABLE)信號，連接3.1 V電池，并給傳感器電路供電。一旦CPLD接收數(shù)據(jù)，則釋放使能信號并且使傳感器斷電，如圖3所示。

PID的節(jié)能設(shè)計(jì)檢查表
    針對可編程邏輯電路的特點(diǎn)和I/O的多樣性，以下幾種節(jié)能措施可最大限度地降低PLD本身的功耗。這些技術(shù)可以降低I/O緩沖器(Icco)和內(nèi)部邏輯(Icc)的動態(tài)電流。
降低I/O功耗的方法
    (1)使能I/O的“mask”或“guard”功能來避免I/O交換。這個(gè)PLD功能的一個(gè)示例是ispLEVER 4000ZE“Power Guard”在進(jìn)行與設(shè)計(jì)無關(guān)的輸入時(shí)，可選擇性地禁用I/O 緩沖器輸入；
    (2)使用快速擺率來限制Vilmax和Vihmin之間的時(shí)間。但請注意，更快的邊沿速率增加了反射和SSO噪聲；
    (3)減小I/O電壓；
    (4)避免I/O上拉/下拉沖突。
降低邏輯電路功耗的方法
    (1)降低邏輯電路頻率，考慮是否所有的邏輯電路都需要在高速時(shí)鐘域中運(yùn)行；
    (2)包括一個(gè)待機(jī)控制器，使得邏輯電路在不工作時(shí)進(jìn)入低功耗模式；
    (3)保持比較小的邏輯電路面積；通過軟件對沒有速度要求的目標(biāo)功能區(qū)域進(jìn)行優(yōu)化設(shè)置；
    (4)將電壓降低到數(shù)據(jù)手冊規(guī)定的最小值。
    低功耗可編程邏輯器件可以多種不同的形式用作智能開關(guān)，“喚醒”空閑狀態(tài)下的芯片集，并且在集成了一個(gè)低成本的晶振后，可實(shí)現(xiàn)門控時(shí)鐘網(wǎng)絡(luò)。經(jīng)驗(yàn)證，PLD是有助于降低電子產(chǎn)品系統(tǒng)功耗的有價(jià)值的器件。隨著政府實(shí)行更嚴(yán)格的功耗規(guī)定，待機(jī)電流消耗成為設(shè)計(jì)師的一個(gè)重要考慮因素。
參考文獻(xiàn)
[1] EnergyStar.http://www.energystar.gov.
[2] 歐盟待機(jī)倡議.http://re.jrc.ec.europa.eu/energyefficiency/html/standby_initiative.htm.
[3] 一瓦特倡議.http://en.wikipedia.org/wiki/One_Watt_Initiative.
[4] ACPI.http://en.wikipedia.org/wiki/Advanced_Configuration_and_Power_Interface.
[5] 不知不覺中的電源消耗——待機(jī)功耗以及如何對其進(jìn)行限制，國際能源機(jī)構(gòu).http://www.iea.org/text-base/nppdf/free/2000/blipinthenight01.pdf.
[6] ispMACH 4000ZE CPLD.http://www.latticesemi.com/products/cpldspld/ispmach4000ze/.
[7] ispMACH 4000ZE Pico開發(fā)套件.http://www.latticesemi.com/products/developmenthardware/developmentkits/ispmach4000zepicodevkit.cfm.
[8] ispMACH 4000ZE器件的功耗預(yù)測，TN1187.http://www.latticesemi.com/documents/tn1187.pdf.
[9] 使用分立的晶振作為PLD時(shí)鐘源，萊迪思半導(dǎo)體公司，AN8080.http://www.latticesemi.com/documents/
     an8080.pdf.