1 溝道長(zhǎng)度調(diào)制效應(yīng)（channel length modulation） MOS晶體管中,柵下溝道預(yù)夾斷后、若繼續(xù)增大Vds，夾斷點(diǎn)會(huì)略向源極方向移動(dòng)。導(dǎo)致夾斷點(diǎn)到源極之間的溝道長(zhǎng)度略有減小，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點(diǎn)，導(dǎo)致在耗盡區(qū)漂移電子增多,使Id增大，這種效應(yīng)稱(chēng)為溝道長(zhǎng)度調(diào)制效應(yīng)。

2 漏極導(dǎo)致勢(shì)壘下降（drain induced barrier lowering） 當(dāng)在MOS管的漏極加電壓時(shí)，漏極和襯底構(gòu)成的pn結(jié)，漏極一側(cè)會(huì)出現(xiàn)正電荷堆積，相應(yīng)的，襯底一側(cè)會(huì)感應(yīng)出負(fù)電荷，這些負(fù)電荷有助于溝道的形成，因此導(dǎo)致開(kāi)啟電壓相對(duì)減小，這種效應(yīng)稱(chēng)為漏極導(dǎo)致勢(shì)壘下降。

3 襯底電流體效應(yīng)(substrate current body effect) 類(lèi)似我們常說(shuō)的雪崩倍增效應(yīng)。先講熱電子，所謂熱電子，是指電子在兩次散射間獲得的能量將可能超過(guò)它在散射中失去的能量，從而使一部分電子的能量顯著高于熱平衡時(shí)的平均動(dòng)能而成為熱電子。當(dāng)在MOS管的漏極加很高的電壓，形成強(qiáng)電場(chǎng)的情況下，襯底中的熱電子越過(guò)漏極與襯底之間的勢(shì)壘進(jìn)入漏極，熱電子與晶格碰撞，產(chǎn)生電子和空穴對(duì)，電子流向漏極而空穴流向襯底，形成漏極與襯底之間的電流。如果不斷累積，形成大電流，則稱(chēng)之為襯底電流體效應(yīng)。通常，在現(xiàn)代工藝的基礎(chǔ)上，當(dāng)Vds上升至1.5~2v時(shí)，就有可能出現(xiàn)這個(gè)效應(yīng) 這三種效應(yīng)是在不斷增加漏極電壓的情況下逐漸變?yōu)橹鲗?dǎo)效應(yīng)的，通常analog design習(xí)慣應(yīng)用CLM以及DIBL為主導(dǎo)效應(yīng)的區(qū)域，因?yàn)樵赟CBE區(qū)域，輸出電阻將會(huì)大大的減小，但實(shí)際上目前analog design主要應(yīng)用的還是CLM的區(qū)域。 需要注意的是，在CLM區(qū)域，輸出電阻不是恒定值，而是隨漏極電壓的變化而變化的。

4.MOS晶體管的襯底偏置效應(yīng) 處于反偏的PN結(jié)的耗盡層將展寬。 在實(shí)際工作中，經(jīng)常出現(xiàn)襯底和源極不相連的情況，此時(shí)，VBS不等于0。由基本的pn結(jié)理論可知，處于反偏的pn結(jié)的耗盡層將展寬。當(dāng)襯底與源處于反偏時(shí)，襯底中的耗盡區(qū)變厚，使得耗盡層中的固定電荷數(shù)增加。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒(méi)有改變的情況下，耗盡層電荷的增加，必然導(dǎo)致溝道中可動(dòng)電荷的減少，從而導(dǎo)致導(dǎo)電水平下降。若要維持原有的導(dǎo)電水平，必須增加?xùn)艍?，即增加?xùn)派系碾姾蓴?shù)。對(duì)器件而言，襯底偏置電壓的存在，將使MOS晶體管的閾值電壓的數(shù)值提高。對(duì)NMOS，VTN更正，對(duì)PMOS，VTP更負(fù)，即閾值電壓的絕對(duì)值提高了。

△VT=±γ√|Vbs| γ為襯底偏置效應(yīng)系數(shù)，它隨襯底摻雜濃度而變化，

典型值：NMOS晶體管： 0.7~3.0； PMOS晶體管：0.5~0.7 △VT為閾值電壓變化量。

對(duì)PMOS晶體管，取負(fù)值，對(duì)NMOS晶體管，取正值。