自拍偷区亚洲综合第二区,亚洲欧美一区二区天天躁

解讀VIVADO

VIVADO設(shè)計(jì)套件，是FPGA廠商XILINX公司2012年發(fā)布的集成設(shè)計(jì)環(huán)境。包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到IC級(jí)的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。當(dāng)設(shè)計(jì)人員在汽車、消費(fèi)類、工業(yè)控制、有線與無(wú)線通信、醫(yī)療等眾多應(yīng)用中采用新一代“All-Programmable”器件來(lái)實(shí)現(xiàn)可編程邏輯或者可編程系統(tǒng)集成時(shí)，VIVADO工具有助于提高他們的生產(chǎn)力，尤其是進(jìn)行新一代設(shè)計(jì)。

專注于集成的組件——為了解決集成的瓶頸問(wèn)題，VIVADO 設(shè)計(jì)套件采用了用于快速綜合和驗(yàn)證C 語(yǔ)言算法IP 的ESL 設(shè)計(jì)，實(shí)現(xiàn)重用的標(biāo)準(zhǔn)算法和RTL IP 封裝技術(shù)，標(biāo)準(zhǔn)IP 封裝和各類系統(tǒng)構(gòu)建模塊的系統(tǒng)集成，模塊和系統(tǒng)驗(yàn)證的仿真速度提高了3 倍，與此同時(shí)，硬件協(xié)仿真性能提升了100倍。

專注于實(shí)現(xiàn)的組件——為了解決實(shí)現(xiàn)的瓶頸，VIVADO工具采用層次化器件編輯器和布局規(guī)劃器、速度提升了3 至15 倍，且為SystemVerilog 提供了業(yè)界最好支持的邏輯綜合工具、速度提升4 倍且確定性更高的布局布線引擎，以及通過(guò)分析技術(shù)可最小化時(shí)序、線長(zhǎng)、路由擁堵等多個(gè)變量的“成本”函數(shù)。

精彩，從這里展開……

VIVADO問(wèn)與答

為何要打造全新的工具套件而不是對(duì)設(shè)計(jì)套件進(jìn)行升級(jí)？

客戶需要一個(gè)全新的設(shè)計(jì)環(huán)境以提升生產(chǎn)力、縮短產(chǎn)品上市時(shí)間、超越可編程邏輯、實(shí)現(xiàn)可編程系統(tǒng)集成等。為了響應(yīng)客戶的需求，賽靈思工程師從2008 年開始付諸行動(dòng)，打造出了Vivado 工具這一巔峰之作。
Vivado工具能解決當(dāng)前設(shè)計(jì)人員面臨的哪些主要挑戰(zhàn)？

“All-Programmable”器件不只是涵蓋可編程邏輯設(shè)計(jì)，還涉及到可編程系統(tǒng)集成，要在更少的芯片上集成越來(lái)越多的系統(tǒng)功能。為了構(gòu)建上述系統(tǒng)，我們會(huì)面臨一系列全新的集成和實(shí)現(xiàn)設(shè)計(jì)生產(chǎn)力瓶頸，這是我們必須要解決的問(wèn)題：集成瓶頸，集成C 語(yǔ)言算法和RTL 級(jí)IP，混合DSP、嵌入式、連接功能、邏輯領(lǐng)域，模塊和“系統(tǒng)”驗(yàn)證，設(shè)計(jì)和IP 重用，實(shí)現(xiàn)瓶頸，層次化芯片布局規(guī)劃與分區(qū)，多領(lǐng)域和多晶片物理優(yōu)化，多變量“設(shè)計(jì)”和“時(shí)序”收斂的沖突，設(shè)計(jì)后期發(fā)生的ECO及變更引起的連鎖反應(yīng)。
學(xué)習(xí)使用Vivado 設(shè)計(jì)套件難不難？

學(xué)習(xí)使用按鈕式Vivado集成開發(fā)環(huán)境(IDE) 對(duì)大多數(shù)用戶而言應(yīng)當(dāng)相對(duì)比較簡(jiǎn)單，特別是用戶已有ISE PlanAhead工具的使用經(jīng)驗(yàn)，那就更容易了。隨著用戶不斷熟悉Vivado IDE，還可利用不斷推出的新特性以及GUI 內(nèi)置的分析和優(yōu)化功能，輕松優(yōu)化性能、功耗和資源利用。
Vivado 仿真器與ISim有什么不同？

Vivado 仿真器采用全新的引擎，緊密集成于Vivado IDE中。該引擎的速度比ISim 快3 倍，而占用的存儲(chǔ)器容量卻僅為一半。它完全集成于Vivado IDE，能夠通過(guò)TCL 更好地控制仿真器操作。