1、引言

　　手持式示波表由于便攜性及可由電池供電工作，逐漸被廣泛的應用于現場測試，在應用場合逐步拓展的同時，對手持示波表的性能要求也在不斷提高，這里主要是指要求高樣率的ADC和高速存儲；目前國內示波表產品實時采樣率主要是250MSaps以下，尚無高于500MSaps產品出現，除了受器件成本限制外，另一個重要原因是由于高速采樣率帶來采集系統(tǒng)（高速ADC及FPGA）工作頻率大幅提高，直接導致系統(tǒng)功耗極大的增加，給系統(tǒng)散熱、延長系統(tǒng)工作時間等帶來極大的挑戰(zhàn)。因此，在能夠滿足提高采樣率的條件下實現低功耗設計是非常有意義的。

2、系統(tǒng)功耗組成

　　當前手持示波表硬件系統(tǒng)的主要結構如圖1所示：

　　其中信號調理模塊用于對被測信號的調理，這部分大多以衰減網絡、運算放大器及控制繼電器等構成；數據采集模塊主要由高速ADC、FPGA及觸發(fā)電路等構成；處理系統(tǒng)及人機交互模塊等由處理器、存儲器及輸入輸出結構等組成；顯示模塊主要是指液晶屏，當前流行的是真彩 LCD，示波表中大多采用320×240的分辨率；電源模塊通常由開關電源IC實現，當然這里要求電源轉換效率盡可能的高。通常高采樣率示波表與低采樣率示波表的關鍵差別在于數據采集模塊的不同，數據采集模塊中ADC采樣率的提高，必然帶來其功耗的增大，這也必然要求電源模塊的輸出功率增大，而其他模塊相對于采樣率的高低是獨立的，其功耗相對差異較小，不會因為采樣率的提高而有變化。

2.1 高速ADC與功耗

　　數據采集模塊中的ADC決定了系統(tǒng)的采樣率，采樣速率不同，ADC的功耗差異是非常大的，如表1所示，其中AD9288與AT84AD004功耗相差有1.5W之多，而這僅僅是ADC之間的差異，實際上，根據CMOS集成電路平均動態(tài)功率消耗的經典公式：
 
　　可知，當在電源電壓 和負載電容 確定的情況下，工作頻率 直接影響著系統(tǒng)功耗，采樣率不同的ADC輸出不同數據帶寬的數據流，后端FPGA接收這些不同速率的數據流，其相應消耗的功耗因為工作 不同，而也有較大差異的，另外，考慮到電源效率也不可能是100%，這種功耗差異就會被放大，整機功耗差異也就會增大，所以決定著系統(tǒng)高采樣率指標的高速ADC帶來了一系列的功耗提升，對系統(tǒng)的整體功耗起著非常關鍵的影響。
 
 
2.2 工作狀態(tài)與功耗

　　在設計高采樣率示波表之前明確其中的高采樣率應用需求場合，以及示波表的大多數的工作使用狀態(tài)，對于系統(tǒng)方案的具體實施是非常重要的。示波表處于不同的工作狀態(tài)，對其內部的采集系統(tǒng)要求是不同的。

　?。?），高采樣率示波表較相對低采樣率的示波表而言，其高的采樣率僅僅用在少部分的高速時基檔位下。比如，某500MSaps采樣率的示波表，時基檔位從5s/div~5ns/div，一共 27個檔位，其中僅7個時基檔位對應于最高速500MSaps采樣率，此時要求ADC工作在最高采樣狀態(tài)下，而慢速時基檔位則對應于低速采樣率，此時的高速ADC具有的高采樣率是不必要的；顯然兩種采樣狀態(tài)下，ADC的功耗差異會非常大的，應該合理的利用這種采樣率的動態(tài)差異，根據時基檔位動態(tài)的調整ADC的采樣時鐘，達到在低速時基檔位降低系統(tǒng)功耗的目的。

　?。?）通道的工作狀態(tài)影響系統(tǒng)功耗，用戶大多數時候僅僅使用示波表的一個通道進行測量而關閉另一個通道，此時，如果將對應通道的采樣ADC設置為休眠，是非常有利于減小功耗的；另外值得注意的是一般示波表中每個信號調理通道消耗約1W，觸發(fā)通道等消耗約0.5W，單通道工作的時候休眠另一個通道或關閉其電源，也將減小可觀的功耗；另外，用戶使用示波表會經常對采集后的波形數據進行觀察和分析等，此時示波表工作在停止狀態(tài)，可將ADC完全休眠并關閉通道部分電源等，這會極大的降低不必要的功耗。

3、實現方案對比

　　某型號高采樣率手持示波表要求雙通道，每通道500MSaps，分辨率8bit，這里給出兩套數據采集方案進行對比分析。

　　方案一：單片高速ADC直接實現。這里可選AT84AD004，是雙通道500MSaps的高速ADC，要求輸入500MHz PECL電平的采樣時鐘，通常這種高速時鐘不能由FPGA提供，需選用專用時鐘器件;AT84AD004內部兩個通道可以獨立控制是否休眠，一定程度上達到節(jié)省功耗的目的; 對于這類高速的ADC，其時鐘方案實現的靈活性不高，采樣時鐘頻率通常固定，不易動態(tài)更改。

　方案二：多片相對低速ADC拼合實現500MSaps。針對要求，這里可通道選擇兩片AD9481交替采集實現，該方案需提供兩對相差180度的250MSaps的時鐘，共四路時鐘，這種情況，完全可以由FPGA直接提供實現。該方案最大特點在于時鐘靈活性高，比如在慢速時基檔位下，可以在FPGA中靈活設置不同頻率的采樣時鐘，達到動態(tài)減小功耗的目的。

　　根據示波表工作的不同狀態(tài)，對兩種方案的ADC部分功耗情況進行了對比，如表2所示。
 

　　其中Po是指采用單片AT84AD004因為需要的額外時鐘器件而帶來的功耗，大約200mW，全速/雙通道是指示波表雙通道都處于運行狀態(tài)，且ADC工作在最高采樣率500MSaps情況下，慢速是指示波表工作在慢時基檔位，ADC的工作采樣率 250MSaps。

　　兩種方案的ADC方案功耗對比如圖2所示：
 
　　顯然，方案二在各種工作模式下的功耗都低于方案一。實際上，ADC全速采樣所對應的時基檔位個數通常不到時基檔位總個數的30%，慢速時基檔位占大部分；而用戶大多數時間是使用一個通道進行測量，單通道使用占主要部分；所以“慢速/雙通道”、 “全速/單通道”、“慢速/單通道”模式是主要工作狀態(tài)，而在“慢速/雙通道”、“慢速/單通道”模式下，方案二的功耗遠遠低于方案一。另外，實際上 ADC的功耗與采樣率是成正比關系，當系統(tǒng)采樣率在小于250MSaps的時候，ADC功耗還有減小的空間，此時可以通過FPGA靈活的改變送到ADC的采樣時鐘頻率來實現。圖3是AD9481在不同采樣率情況下的功耗情況，可以看到當采樣時鐘為20Msaps情況下，功耗已經低于300mW。
 

　　所以，在拼合采樣質量滿足要求的情況，手持示波表中數據采集方案采用多片ADC拼合采集方案更具有高的靈活性，功耗更低。

　　在實際方案驗證過程中，對兩種方案的采樣質量進行了對比測試，在最高采樣率500MSaps情況下，方案二通過FPGA產生兩路相位差180度的250MHz采樣時鐘分別送到兩片ADC中，進行交替采樣，得到的有效位數僅比方案一有的效位數低約0.3bit，完全滿足示波表的應用要求，而由此換來的低功耗則是非?？捎^的。

4、其他低功耗策略

　　在設計示波表過程中，除以上討論的數據采集系統(tǒng)低功耗設計及注意電源模塊高效率外，做好以下幾方面將有利于優(yōu)化整機功耗。

　?。?） 處理器系統(tǒng)的低功耗管理；在處理及運算要求低的狀態(tài)情況下，應注意適當降低處理器及存儲器的運行時鐘頻率，這部分能夠降低的功耗還是比較明顯。

　?。?）液晶背光的管理；液晶模塊的功耗主要是來自液晶的背光，這里一般采用直流LED背光方式，通過專用的LED背光驅動IC，可以調節(jié)LED背光的明暗強度，強背光和弱背光功耗差別較大。

　?。?）合理設計開機順序。在硬件設計中，比如默認狀態(tài)下，示波表的信號調理模塊、高速ADC采集模塊、液晶背光等均為節(jié)電控制狀態(tài)，開機時，先啟動處理系統(tǒng)模塊，然后在逐步啟動如液晶背光、模擬信號調理模塊、數據采集系統(tǒng)等，這樣可以有效降低開機時的沖擊電流，達到保護電池和節(jié)電的目的。

5、結論

　　在手持示波表中采用多片相對低速的ADC交替采樣，拼合實現高采樣率的方法，不僅有利于實現低功耗動態(tài)管理，而且較低的數據流對于后端數據接收和存儲是易于實現，另外采集系統(tǒng)的硬件成本也會大大降低。圖4是對整機運行在不同工作狀態(tài)時測試的功率消耗對比圖，這里在不同狀態(tài)下主要對ADC及模擬信號調理通道等進行了低功耗管理。
 

　　從圖中看到，停止狀態(tài)下的功耗不到全速雙通道工作時消耗功耗的一半，由此可見，根據示波表各個工作狀態(tài)，靈活控制各個模塊的工作情況，達到功耗的合理分配，是非常有意義的，而多片ADC并行采樣的方案為此提供了靈活的應用平臺。