《電子技術應用》
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數字衛(wèi)星綜合解碼器異步串行接口的設計與應用

2009-06-23
作者:陳新華1,邱麗芳1,涂 立2

  摘 要: 數字電視系統(tǒng)設備的MPEG-2視頻碼流傳輸接口主要有ASI和SPI。復用器、QAM調制器、數字衛(wèi)星綜合解碼器等一般采用ASI接口輸入/輸出信號。本文分別采用CPLD和FPGA技術設計符合DVB標準的ASI接口電路。通過靈活配置解碼器的ASI輸入/輸出接口,以擴展綜合解碼器的功能和應用。
  關鍵詞: 異步串行接口;傳輸流;綜合解碼器;XC95144;CPLD;FPGA;XC3S50

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  數字電視前端系統(tǒng)設備的傳輸接口有兩種MPEG-2視頻碼流傳輸接口標準:異步串行接口ASI和同步并行接口SPI。SPI共有11位有用信號,每位信號差分成兩個信號用來提高傳輸抗干擾性,在物理鏈接上用DB25傳輸,因此連線多且復雜,傳輸距離短,容易出現故障。但SPI是并行11位信號,處理簡單且擴展性強,在MPEG-2視頻編碼器的輸出和輸入都是標準的SPI接口信號。對于數字電視系統(tǒng)前端設備來說,大部分都采用ASI接口傳輸TS信號。
  數字衛(wèi)星綜合解碼器也稱為工程型數字衛(wèi)星接收機,俗稱數字衛(wèi)星信號接收機。相對普通數字衛(wèi)星信號接收機而言,綜合解碼器一般都具備ASI接口、支持CA模塊、專業(yè)功能強、可靠性和擴展性高,在數字電視前端系統(tǒng)得到廣泛應用,為數字電視系統(tǒng)提供免費或者加擾了的衛(wèi)星電視/廣播信號。其輸入一般來自LNB的衛(wèi)星信號,通過ASI接口輸出基于DVB標準的TS碼流。
1 ASI工作原理介紹
1.1 基于同軸電纜的ASI傳輸系統(tǒng)框圖

  ASI采用串行傳輸,只需一根同軸電纜線傳輸,連線簡單、傳輸距離長。ASI傳輸流可以有不同數據速率,但傳輸速率恒定,為270 Mb/s,規(guī)定ASI傳輸的數據為采用字節(jié)同步的MPEG-2傳送包,數據格式為8 B/10 B編碼,因此ASI可以發(fā)送和接收不同速率的MPEG-2數據。ASI傳輸系統(tǒng)采用分層結構。最高層、第2層使用MPEG-2標準ISO/IEC 13818-1(SYSTEM),第0層和第1層是基于1SO/IEC CD 14165-1的FC(Fibre Channel)纖維信道。FC支持多種物理傳輸媒介,如同軸電纜傳輸等。圖1是以同軸電纜傳輸為例的ASI傳輸系統(tǒng)。

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1.2 工作原理簡述
  首先將包同步的MPEG-2 TS流的8比特碼字轉換成10比特碼字,然后對這些10比特碼字進行并/串轉換。當要求輸入一個新字而數據源還沒有準備好時,應插入一個K28.5的同步字(接收時將略掉這些同步字),以達到串/并轉換后輸出比特率固定為270 Mb/s。所形成的串行比特流將通過放大/緩沖電路和耦合網絡,送到同軸電纜連接器上。
  同軸電纜的傳輸數據,經連接器和耦合網絡耦合到放大緩沖器進行驅動,恢復時鐘和數據,然后進行串/并變換;為了恢復字節(jié)同步,ASI解碼器必須先搜尋到K28.5同步字,一旦搜索到該同步字,即為隨后接收的數據標定了邊界,從而建立了解碼器輸出字節(jié)的正確字節(jié)排列,最后將10比特碼字轉換成8比特碼字,恢復出包同步的MPEG-2 TS碼流數據。但是K28.5同步字不是有效數據,因此解碼時必須刪除。
2 XC95144芯片結構以及功能
  XC95144芯片是Xilinx公司推出的一款高性能CPLD(復雜可編程邏輯器件)芯片,芯片內部結構如圖2所示。XC95144提供先進的在系統(tǒng)編程功能,為一般的邏輯功能實現提供測試功能;內置8個功能模塊,每個功能模塊提供18個宏單元,總共提供144個宏單元;可用門多達3 200個,可以通過配置宏單元在標準模式或者低功耗模式來達到節(jié)電目的。


3 基于CPLD的異步串行接口設計
  ASI信號輸出是復用器、編碼器、QAM調制器、數字衛(wèi)星綜合解碼器等數字電視前端設備的重要功能之一。對于工程型數字衛(wèi)星接收機來說,ASI接口用來輸出經過QPSK解調后的TS碼流,將接收到的數字電視節(jié)目碼流傳送給QAM調制器,再經有線電視傳輸網絡輸送到機頂盒用戶;或者經另一臺帶ASI輸入的解碼器恢復MPEG-2傳輸流。下面介紹基于XC95144芯片的異步串行接口在工程型數字衛(wèi)星接收機中的應用。
3.1 ASI 接口示意圖
  采用XC95144芯片實現ASI接口的原理圖如圖3所示。


3.2 工作過程簡述
  在綜合解碼器中,FIFO緩沖存儲器和邏輯控制用XC95144來實現,高速串行數據發(fā)送器采用CY7B923。解碼器TUNER輸出MPEG-2標準的TS碼流(或經CI解密后的透明流)傳送到XC95144內部FIFO緩沖存儲器,FIFO接收到數據后,XC95144內置邏輯控制電路(ENA腳)發(fā)出一個控制信號使CY7B923工作在8B/10編碼模式。TS碼流數據經編碼和并/串轉換后變成串行碼流,再經變壓器(PE-65508,該變壓器用來隔離傳輸上可能出現的高壓,并有帶通濾波功能)耦合和阻抗匹配,完成異步串行輸出。同理,由另一ASI輸出設備輸出的異步串行信號,經變壓器(PE-65508)耦合高速串行數據通信接收芯片CY7B933。經內置PLL同步時鐘產生器恢復用于數據重構所需的位同步時鐘,同時產生幀同步時鐘。然后輸入的位流數據在移位器中實現串/并轉換,同時送到譯碼器中譯碼并檢查傳送錯誤。最后將譯碼后的字節(jié)數據在幀同步時鐘控制下送到輸出寄存器由并行輸出腳輸出。
3.3 ASI功能設置
  對于采用CA模塊功能的綜合解碼器來說,如何靈活地實現ASI接口信號的輸出將極大地擴張綜合解碼器的功能和應用范圍。一般ASI輸出是綜合解碼器的標準配置,根據實際需要,還可以增加ASI 輸入端口。因此TS流的輸出就有三種組合方式,一是高頻頭TS流直接通過ASI輸出;二是高頻頭TS流經CI電路解擾后輸出(CAM輸出);三是ASI輸入經本機CI接口電路解擾后再由ASI輸出。這三種組合方式的切換由邏輯電路完成。綜合解碼器中的邏輯電路所起的作用就像電子開關一樣,選擇所需信號再流向下一環(huán)節(jié)。以上設計方案的輸入和輸出提供幾種選擇模式:
  (1)ASI輸出方式
  ①CAM輸出:綜合解碼器可以輸出已由CAM卡解擾后的透明TS流;
 ?、诟哳l頭輸出:綜合解碼器可以輸出本機衛(wèi)星信號輸入端接收到的TS流;
 ?、圯敵龇绞綖锳SI輸入:綜合解碼器可以輸出本機ASI輸入端口接收到的TS流。
  (2)CAM輸入方式
 ?、俑哳l頭輸入:把本機高頻頭接收到的衛(wèi)星信號TS流傳輸給CAM模塊;
 ?、贏SI輸入:把本機ASI輸入端口輸入的TS流(一般是透明的)傳輸給CAM模塊;
 ?、跘SI輸出格式:188 B/包和204 B/包,默認為188 B/包。當本機與其他接收機級聯時,ASI輸出格式設置為204。
4 基于FPGA的異步串行接口的設計
4.1 XC95144XL芯片的缺陷及FPGA技術優(yōu)勢

  綜合解碼器采用單片數據傳輸模塊XC95144XL-10完成信號的切換功能,但是芯片的控制和工作需要軟件輔助實現。因此在檢修ASI輸入/輸出部分故障時,如確定是因XC95144XL-10不良引起,則不能簡單進行同型號更換,必需先將程序燒錄至邏輯芯片,這樣檢修維護很麻煩。隨著XC95144XL-10的停產,以及FPGA技術和產品的應用普及,綜合解碼器完全可以采用更先進的FPGA技術和產品來實現信號的切換功能。
  FPGA包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內部連線(Interconnect)三個主要部分。FPGA最大的優(yōu)點是可編程性,不投片也能開發(fā)自己的芯片,或者作為ASIC 芯片的樣片。FPGA是ASIC電路中設計周期短、開發(fā)費用低、風險小的器件之一,在嵌入式系統(tǒng)中廣泛應用,特別是大批量數據傳輸中的應用。
4.2 FPGA技術實現ASI接口
  FPGA數據傳輸模塊硬件包括的器件有一片Xilinx XC3S50 FPGA和一片XCF01S為FPGA做配置。即信號切換部分由XC3S50完成,XC3S50工作所需的控制程序則存儲在專用的配置芯片XCF01S,這樣在開發(fā)或生產調試中出現ASI方面故障時只對XCF01S軟件升級即可。XCF01S配置芯片本身支持JATEG 調試接口,可通過JATEG調試接口更新其程序。
  XC3S50擁有一系列產品,最高可達784個I/O引腳、74 880個邏輯單元,每個I/O引腳支持622 MB/s的數據傳輸率,集成MicroBlazeTM處理器,支持Xilinx的ISE開發(fā)系統(tǒng);XCF01S芯片為FPGA配置提供在系統(tǒng)編程PROMs,內置低功率、先進(NOR)快閃記憶體,支持20 000次擦除周期。
  FPGA中的引腳除了與配置芯片連接外,還與主芯片嵌入式處理器、Flash、網絡芯片連接。FPGA 有多種配置模式,本機采用串行PROM編程FPGA。圖4為采用FPGA實現數據傳輸的硬件模塊框圖。圖4中①粗線條表示TS信號,②細線條表示控制信號和數據信號。


  圖4模塊中的FPGA可實現如下功能:
  (1)采集高頻頭或CI接口電路傳輸來的TS并行數據。
  (2)采集ASI異步串行接口傳輸來的TS并行數據。根據需要還要送入CI接口電路進行解擾。
  (3)輸出TS并行數據到異步串行接口(ASI輸出)。
  XC3S50與XCF01S連接示意圖如圖5所示。


4.3 FPGA技術實現ASI接口工作流程
  整機啟動時,可編程器件XCF01S程序隨FLASH 程序一起加載至SDRAM運行,根據用戶的需要,主芯片CPU通過總線設置XC3S50工作參數,即選擇TS流的流向,使ASI輸入/輸出符合用戶需求。高頻頭/CI接口電路輸出的TS流和數據控制信號經XC3S50處理后,數據控制信號過濾掉,只保留TS流信號輸出至高速串行數據發(fā)送器CY7B923,數據發(fā)送器工作時鐘由外部27 MHz有源晶振提供,數據發(fā)送器進行8 B/10B編碼,同步字(FC逗號)插入,串并轉換后輸出異步串行TS流(ASI信號)。ASI輸入的TS流經8 B/10 B解碼、時鐘恢復和串并轉換等一系列處理后輸出8 位TS流及時鐘信號(ASICKR)至XC3S50。由于綜合解碼器解復用模塊和CI接口模塊工作時仍需數據控制信號,所以這部分信號由XC3S50產生并提供。
5 應用
  目前在綜合解碼器內部無法調整輸出的ASI信號中音頻聲量大小,所以造成不同的衛(wèi)星電視節(jié)目音量不一致。為了解決該問題,湖南有線電視網絡(集團)股份有限公司在2008年9月建立了數字衛(wèi)星電視節(jié)目重編碼平臺,確保各個衛(wèi)星電視節(jié)目音量大致均衡,重編碼平臺采用了深圳市同洲電子股份有限公司生產的CDVB5100CI綜合解碼器來接收、解碼、輸出衛(wèi)星電視節(jié)目TS信號,具體應用如圖6所示。衛(wèi)星信號只需要連接第1臺綜合解碼器,在第1臺綜合解碼器中使用一塊CAM大卡和一張可以解擾輸出4套衛(wèi)星電視節(jié)目的授權小卡。這樣在同一個衛(wèi)星下行頻點中的4套電視節(jié)目全部在第一臺解碼器中解擾,后面級聯的解碼器只需處理、輸出從上一級解碼器傳輸過來的透明ASI信號即可。每臺解碼器的模擬輸出端口設置輸出一套電視節(jié)目,后續(xù)編碼設備對模擬音視頻電視信號重新編碼,在編碼設備上把不同的電視節(jié)目的音量調整到相同的狀態(tài)。


  就目前FPGA技術的普及以及性價比來說,在綜合解碼器中采用FPGA技術實現ASI接口是非常理想的方案,它可以縮短設計周期、降低開發(fā)費用、提高測試和維護效率,使得產品的開發(fā)、維護和應用風險最小。通過配置綜合解碼器的ASI信號不同的輸入、輸出方式,極大地擴展了綜合解碼器的功能和應用。

參考文獻
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