1.2 工作原理簡(jiǎn)述
　　首先將包同步的MPEG-2 TS流的8比特碼字轉(zhuǎn)換成10比特碼字，然后對(duì)這些10比特碼字進(jìn)行并／串轉(zhuǎn)換。當(dāng)要求輸入一個(gè)新字而數(shù)據(jù)源還沒有準(zhǔn)備好時(shí)，應(yīng)插入一個(gè)K28.5的同步字（接收時(shí)將略掉這些同步字），以達(dá)到串/并轉(zhuǎn)換后輸出比特率固定為270 Mb/s。所形成的串行比特流將通過(guò)放大/緩沖電路和耦合網(wǎng)絡(luò)，送到同軸電纜連接器上。
　　同軸電纜的傳輸數(shù)據(jù)，經(jīng)連接器和耦合網(wǎng)絡(luò)耦合到放大緩沖器進(jìn)行驅(qū)動(dòng)，恢復(fù)時(shí)鐘和數(shù)據(jù)，然后進(jìn)行串/并變換；為了恢復(fù)字節(jié)同步，ASI解碼器必須先搜尋到K28.5同步字，一旦搜索到該同步字，即為隨后接收的數(shù)據(jù)標(biāo)定了邊界，從而建立了解碼器輸出字節(jié)的正確字節(jié)排列，最后將10比特碼字轉(zhuǎn)換成8比特碼字，恢復(fù)出包同步的MPEG-2 TS碼流數(shù)據(jù)。但是K28.5同步字不是有效數(shù)據(jù)，因此解碼時(shí)必須刪除。
2 XC95144芯片結(jié)構(gòu)以及功能
　　XC95144芯片是Xilinx公司推出的一款高性能CPLD（復(fù)雜可編程邏輯器件）芯片，芯片內(nèi)部結(jié)構(gòu)如圖2所示。XC95144提供先進(jìn)的在系統(tǒng)編程功能，為一般的邏輯功能實(shí)現(xiàn)提供測(cè)試功能；內(nèi)置8個(gè)功能模塊，每個(gè)功能模塊提供18個(gè)宏單元，總共提供144個(gè)宏單元；可用門多達(dá)3 200個(gè)，可以通過(guò)配置宏單元在標(biāo)準(zhǔn)模式或者低功耗模式來(lái)達(dá)到節(jié)電目的。

3 基于CPLD的異步串行接口設(shè)計(jì)
　　ASI信號(hào)輸出是復(fù)用器、編碼器、QAM調(diào)制器、數(shù)字衛(wèi)星綜合解碼器等數(shù)字電視前端設(shè)備的重要功能之一。對(duì)于工程型數(shù)字衛(wèi)星接收機(jī)來(lái)說(shuō)，ASI接口用來(lái)輸出經(jīng)過(guò)QPSK解調(diào)后的TS碼流，將接收到的數(shù)字電視節(jié)目碼流傳送給QAM調(diào)制器，再經(jīng)有線電視傳輸網(wǎng)絡(luò)輸送到機(jī)頂盒用戶；或者經(jīng)另一臺(tái)帶ASI輸入的解碼器恢復(fù)MPEG-2傳輸流。下面介紹基于XC95144芯片的異步串行接口在工程型數(shù)字衛(wèi)星接收機(jī)中的應(yīng)用。
3.1 ASI 接口示意圖
　　采用XC95144芯片實(shí)現(xiàn)ASI接口的原理圖如圖3所示。

3.2 工作過(guò)程簡(jiǎn)述
　　在綜合解碼器中，F(xiàn)IFO緩沖存儲(chǔ)器和邏輯控制用XC95144來(lái)實(shí)現(xiàn)，高速串行數(shù)據(jù)發(fā)送器采用CY7B923。解碼器TUNER輸出MPEG-2標(biāo)準(zhǔn)的TS碼流(或經(jīng)CI解密后的透明流)傳送到XC95144內(nèi)部FIFO緩沖存儲(chǔ)器，F(xiàn)IFO接收到數(shù)據(jù)后，XC95144內(nèi)置邏輯控制電路(ENA腳)發(fā)出一個(gè)控制信號(hào)使CY7B923工作在8B/10編碼模式。TS碼流數(shù)據(jù)經(jīng)編碼和并/串轉(zhuǎn)換后變成串行碼流，再經(jīng)變壓器（PE-65508，該變壓器用來(lái)隔離傳輸上可能出現(xiàn)的高壓，并有帶通濾波功能）耦合和阻抗匹配，完成異步串行輸出。同理，由另一ASI輸出設(shè)備輸出的異步串行信號(hào)，經(jīng)變壓器（PE-65508）耦合高速串行數(shù)據(jù)通信接收芯片CY7B933。經(jīng)內(nèi)置PLL同步時(shí)鐘產(chǎn)生器恢復(fù)用于數(shù)據(jù)重構(gòu)所需的位同步時(shí)鐘，同時(shí)產(chǎn)生幀同步時(shí)鐘。然后輸入的位流數(shù)據(jù)在移位器中實(shí)現(xiàn)串/并轉(zhuǎn)換，同時(shí)送到譯碼器中譯碼并檢查傳送錯(cuò)誤。最后將譯碼后的字節(jié)數(shù)據(jù)在幀同步時(shí)鐘控制下送到輸出寄存器由并行輸出腳輸出。
3.3 ASI功能設(shè)置
　　對(duì)于采用CA模塊功能的綜合解碼器來(lái)說(shuō)，如何靈活地實(shí)現(xiàn)ASI接口信號(hào)的輸出將極大地?cái)U(kuò)張綜合解碼器的功能和應(yīng)用范圍。一般ASI輸出是綜合解碼器的標(biāo)準(zhǔn)配置，根據(jù)實(shí)際需要，還可以增加ASI 輸入端口。因此TS流的輸出就有三種組合方式，一是高頻頭TS流直接通過(guò)ASI輸出；二是高頻頭TS流經(jīng)CI電路解擾后輸出（CAM輸出）；三是ASI輸入經(jīng)本機(jī)CI接口電路解擾后再由ASI輸出。這三種組合方式的切換由邏輯電路完成。綜合解碼器中的邏輯電路所起的作用就像電子開關(guān)一樣，選擇所需信號(hào)再流向下一環(huán)節(jié)。以上設(shè)計(jì)方案的輸入和輸出提供幾種選擇模式：
　　(1)ASI輸出方式
　　①CAM輸出：綜合解碼器可以輸出已由CAM卡解擾后的透明TS流；
　?、诟哳l頭輸出：綜合解碼器可以輸出本機(jī)衛(wèi)星信號(hào)輸入端接收到的TS流；
　?、圯敵龇绞綖锳SI輸入：綜合解碼器可以輸出本機(jī)ASI輸入端口接收到的TS流。
　　(2)CAM輸入方式
　?、俑哳l頭輸入：把本機(jī)高頻頭接收到的衛(wèi)星信號(hào)TS流傳輸給CAM模塊；
　?、贏SI輸入：把本機(jī)ASI輸入端口輸入的TS流(一般是透明的)傳輸給CAM模塊；
　　③ASI輸出格式：188 B/包和204 B/包，默認(rèn)為188 B/包。當(dāng)本機(jī)與其他接收機(jī)級(jí)聯(lián)時(shí)，ASI輸出格式設(shè)置為204。
4 基于FPGA的異步串行接口的設(shè)計(jì)
4.1 XC95144XL芯片的缺陷及FPGA技術(shù)優(yōu)勢(shì)
　　綜合解碼器采用單片數(shù)據(jù)傳輸模塊XC95144XL-10完成信號(hào)的切換功能，但是芯片的控制和工作需要軟件輔助實(shí)現(xiàn)。因此在檢修ASI輸入/輸出部分故障時(shí)，如確定是因XC95144XL-10不良引起，則不能簡(jiǎn)單進(jìn)行同型號(hào)更換，必需先將程序燒錄至邏輯芯片，這樣檢修維護(hù)很麻煩。隨著XC95144XL-10的停產(chǎn)，以及FPGA技術(shù)和產(chǎn)品的應(yīng)用普及，綜合解碼器完全可以采用更先進(jìn)的FPGA技術(shù)和產(chǎn)品來(lái)實(shí)現(xiàn)信號(hào)的切換功能。
　　FPGA包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)主要部分。FPGA最大的優(yōu)點(diǎn)是可編程性，不投片也能開發(fā)自己的芯片，或者作為ASIC 芯片的樣片。FPGA是ASIC電路中設(shè)計(jì)周期短、開發(fā)費(fèi)用低、風(fēng)險(xiǎn)小的器件之一，在嵌入式系統(tǒng)中廣泛應(yīng)用，特別是大批量數(shù)據(jù)傳輸中的應(yīng)用。
4.2 FPGA技術(shù)實(shí)現(xiàn)ASI接口
　　FPGA數(shù)據(jù)傳輸模塊硬件包括的器件有一片Xilinx XC3S50 FPGA和一片XCF01S為FPGA做配置。即信號(hào)切換部分由XC3S50完成，XC3S50工作所需的控制程序則存儲(chǔ)在專用的配置芯片XCF01S，這樣在開發(fā)或生產(chǎn)調(diào)試中出現(xiàn)ASI方面故障時(shí)只對(duì)XCF01S軟件升級(jí)即可。XCF01S配置芯片本身支持JATEG 調(diào)試接口，可通過(guò)JATEG調(diào)試接口更新其程序。
　　XC3S50擁有一系列產(chǎn)品，最高可達(dá)784個(gè)I/O引腳、74 880個(gè)邏輯單元，每個(gè)I/O引腳支持622 MB/s的數(shù)據(jù)傳輸率，集成MicroBlaze^TM處理器，支持Xilinx的ISE開發(fā)系統(tǒng)；XCF01S芯片為FPGA配置提供在系統(tǒng)編程PROMs，內(nèi)置低功率、先進(jìn)(NOR)快閃記憶體，支持20 000次擦除周期。
　　FPGA中的引腳除了與配置芯片連接外，還與主芯片嵌入式處理器、Flash、網(wǎng)絡(luò)芯片連接。FPGA 有多種配置模式，本機(jī)采用串行PROM編程FPGA。圖4為采用FPGA實(shí)現(xiàn)數(shù)據(jù)傳輸?shù)挠布K框圖。圖4中①粗線條表示TS信號(hào)，②細(xì)線條表示控制信號(hào)和數(shù)據(jù)信號(hào)。

　　圖4模塊中的FPGA可實(shí)現(xiàn)如下功能：
　　(1)采集高頻頭或CI接口電路傳輸來(lái)的TS并行數(shù)據(jù)。
　　(2)采集ASI異步串行接口傳輸來(lái)的TS并行數(shù)據(jù)。根據(jù)需要還要送入CI接口電路進(jìn)行解擾。
　　(3)輸出TS并行數(shù)據(jù)到異步串行接口（ASI輸出）。
　　XC3S50與XCF01S連接示意圖如圖5所示。

4.3 FPGA技術(shù)實(shí)現(xiàn)ASI接口工作流程
　　整機(jī)啟動(dòng)時(shí)，可編程器件XCF01S程序隨FLASH 程序一起加載至SDRAM運(yùn)行，根據(jù)用戶的需要，主芯片CPU通過(guò)總線設(shè)置XC3S50工作參數(shù)，即選擇TS流的流向，使ASI輸入/輸出符合用戶需求。高頻頭/CI接口電路輸出的TS流和數(shù)據(jù)控制信號(hào)經(jīng)XC3S50處理后，數(shù)據(jù)控制信號(hào)過(guò)濾掉，只保留TS流信號(hào)輸出至高速串行數(shù)據(jù)發(fā)送器CY7B923，數(shù)據(jù)發(fā)送器工作時(shí)鐘由外部27 MHz有源晶振提供，數(shù)據(jù)發(fā)送器進(jìn)行8 B/10B編碼，同步字(FC逗號(hào))插入，串并轉(zhuǎn)換后輸出異步串行TS流(ASI信號(hào))。ASI輸入的TS流經(jīng)8 B/10 B解碼、時(shí)鐘恢復(fù)和串并轉(zhuǎn)換等一系列處理后輸出8 位TS流及時(shí)鐘信號(hào)（ASICKR）至XC3S50。由于綜合解碼器解復(fù)用模塊和CI接口模塊工作時(shí)仍需數(shù)據(jù)控制信號(hào)，所以這部分信號(hào)由XC3S50產(chǎn)生并提供。
5 應(yīng)用
　　目前在綜合解碼器內(nèi)部無(wú)法調(diào)整輸出的ASI信號(hào)中音頻聲量大小，所以造成不同的衛(wèi)星電視節(jié)目音量不一致。為了解決該問(wèn)題，湖南有線電視網(wǎng)絡(luò)（集團(tuán)）股份有限公司在2008年9月建立了數(shù)字衛(wèi)星電視節(jié)目重編碼平臺(tái)，確保各個(gè)衛(wèi)星電視節(jié)目音量大致均衡，重編碼平臺(tái)采用了深圳市同洲電子股份有限公司生產(chǎn)的CDVB5100CI綜合解碼器來(lái)接收、解碼、輸出衛(wèi)星電視節(jié)目TS信號(hào)，具體應(yīng)用如圖6所示。衛(wèi)星信號(hào)只需要連接第1臺(tái)綜合解碼器，在第1臺(tái)綜合解碼器中使用一塊CAM大卡和一張可以解擾輸出4套衛(wèi)星電視節(jié)目的授權(quán)小卡。這樣在同一個(gè)衛(wèi)星下行頻點(diǎn)中的4套電視節(jié)目全部在第一臺(tái)解碼器中解擾，后面級(jí)聯(lián)的解碼器只需處理、輸出從上一級(jí)解碼器傳輸過(guò)來(lái)的透明ASI信號(hào)即可。每臺(tái)解碼器的模擬輸出端口設(shè)置輸出一套電視節(jié)目，后續(xù)編碼設(shè)備對(duì)模擬音視頻電視信號(hào)重新編碼，在編碼設(shè)備上把不同的電視節(jié)目的音量調(diào)整到相同的狀態(tài)。

　　就目前FPGA技術(shù)的普及以及性價(jià)比來(lái)說(shuō)，在綜合解碼器中采用FPGA技術(shù)實(shí)現(xiàn)ASI接口是非常理想的方案，它可以縮短設(shè)計(jì)周期、降低開發(fā)費(fèi)用、提高測(cè)試和維護(hù)效率，使得產(chǎn)品的開發(fā)、維護(hù)和應(yīng)用風(fēng)險(xiǎn)最小。通過(guò)配置綜合解碼器的ASI信號(hào)不同的輸入、輸出方式，極大地?cái)U(kuò)展了綜合解碼器的功能和應(yīng)用。