關(guān)鍵詞： 雷達模擬； 目標(biāo)模擬； DSP
現(xiàn)代雷達系統(tǒng)日趨復(fù)雜、功能多樣，系統(tǒng)調(diào)試工作難度加大。雷達外場檢測的技術(shù)難度大、成本也高。利用DSP/FPGA的高速計算性能、直接數(shù)字合成和數(shù)字射頻存儲的雷達目標(biāo)模擬技術(shù)，可以實現(xiàn)多種復(fù)雜方式下的目標(biāo)回波信號的實時模擬。
1 系統(tǒng)功能及組成
某型雷達模擬器要求能夠模擬海上單個或者多個目標(biāo)的回波信號，模擬各種體制的干擾信號，模擬理論仿真的雜波信號或者外場試驗采集的雜波信號，并具有長時間的信號記錄和任意波形發(fā)生器功能。根據(jù)系統(tǒng)使用要求和工作模式，結(jié)合現(xiàn)有的成熟技術(shù)，系統(tǒng)組成如圖 1所示。
接收機將Ku波段的雷達信號下變頻到中頻，送給數(shù)字儲頻器進行信號的存儲和延時處理，瞬時測頻接收機在第一次變頻后對輸入信號的頻率進行測試，并將頻率控制碼送給頻率綜合器，頻率綜合器在頻控碼的作用下輸出與之對應(yīng)的本振信號，使得到達數(shù)字儲頻器的信號頻率為一固定頻率。AGC分系統(tǒng)對經(jīng)過一次變頻的信號進行檢波，測試輸入信號的功率電平，形成系統(tǒng)的觸發(fā)信號和接收機的增益控制信號，使得到達數(shù)字儲頻的中頻信號功率為恒定值，同時將輸入信號的幅度值送給數(shù)字管理單元作為角度欺騙模擬的參照。
數(shù)字儲頻分系統(tǒng)在系統(tǒng)觸發(fā)信號和數(shù)字管理單元的作用下，對輸入的中頻信號進行采樣存儲、延時，從而模擬目標(biāo)的反射信號以及設(shè)定的干擾信號和雜波信號的載波。另一方面，當(dāng)系統(tǒng)工作于信號記錄模式時，數(shù)字儲頻分系統(tǒng)對輸入的信號進行采集并上傳給主控計算機，完成系統(tǒng)對信號的記錄功能。當(dāng)系統(tǒng)工作于任意波形輸出模式時，數(shù)字儲頻接收主控計算機下發(fā)的波形數(shù)據(jù)，將其轉(zhuǎn)換為模擬信號，由上變頻器變到Ku波段，完成任意波形輸出的功能。數(shù)字管理單元根據(jù)設(shè)定的場景參數(shù)，完成對整個系統(tǒng)的控制，設(shè)定系統(tǒng)的工作模式，協(xié)調(diào)系統(tǒng)各分機，下傳來自主控計算機的控制信息，并把系統(tǒng)的自檢信息上傳給主控計算機。
特征參數(shù)調(diào)制器接收來自數(shù)字儲頻的目標(biāo)信號、干擾信號和雜波載波，根據(jù)系統(tǒng)的設(shè)定對信號進行相應(yīng)的調(diào)制，包括信號的多普勒調(diào)制和目標(biāo)及雜波的特性調(diào)制，調(diào)制數(shù)據(jù)由主控計算機下傳給數(shù)字管理單元，再由數(shù)字管理單元送給特征參數(shù)調(diào)制器，特征參數(shù)調(diào)制器將其轉(zhuǎn)換為模擬信號后對載波信號進行調(diào)制。
上變頻器將特征參數(shù)調(diào)制器輸出的信號上變頻到Ku波段，同時對輸出的信號功率進行控制，模擬由雷達與目標(biāo)相對距離變化引起的功率波動。
頻率綜合器為系統(tǒng)的上下變頻提供本振信號以及系統(tǒng)各單元工作所需要的參考時鐘，同時協(xié)同特征參數(shù)調(diào)制器完成對信號的多普勒調(diào)制。
2 數(shù)字管理單元
數(shù)字管理單元是整個系統(tǒng)的控制中心，它根據(jù)主控計算機下發(fā)的工作參數(shù)，實時協(xié)調(diào)系統(tǒng)各部件的工作，主要控制內(nèi)容包括：
·根據(jù)系統(tǒng)設(shè)定的工作模式，控制系統(tǒng)接收機、上變頻器、頻率綜合器等信號鏈路中的開關(guān)，使得信號流向與工作模式相符合；
·根據(jù)系統(tǒng)下發(fā)的目標(biāo)航跡數(shù)據(jù)，控制數(shù)字延遲線的工作狀態(tài)，包括使能、復(fù)位、信號讀入、信號讀出等；
·根據(jù)系統(tǒng)下發(fā)的調(diào)制數(shù)據(jù)，形成特征參數(shù)調(diào)制器的調(diào)制信號；
·接收AGC的觸發(fā)信號，完成對輸入信號重復(fù)頻率的測試，實時調(diào)整雜波信號的讀出時間；
·在自檢狀態(tài)下，配合頻率綜合器產(chǎn)生自檢信號，對接收機的增益、延時進行檢測；接收上變頻器的自檢信息，完成對上變頻鏈路的增益、延時的自檢。
數(shù)字管理單元(如圖2)主要由DSP、FPGA、接口擴展板、D/A模塊、DDS電路、DDR存儲器、時鐘電路等組成。DSP完成系統(tǒng)實時控制信息的解算，同時還包含了CPCI接口電路；FPGA是可編程邏輯電路，根據(jù)系統(tǒng)的控制要求，產(chǎn)生相應(yīng)的控制信號；接口擴展板主要是考慮到數(shù)字管理單元與其他模塊的信號連接問題，因為與模塊的連接線太多，因此需要采用標(biāo)準(zhǔn)的CPCI后走線板來解決與模塊的連接問題，擴展板同時對信號進行驅(qū)動；D/A模塊主要把下傳的調(diào)制數(shù)據(jù)轉(zhuǎn)換為模擬信號送給特征參數(shù)調(diào)制器；DDS電路參照頻率綜合器中的DDS產(chǎn)生部分，主要因為目標(biāo)及干擾信號的多普勒調(diào)制實時性很強，需要很快地改變DDS的輸出頻率，控制信號的速率很高，在高速的控制條件下，減小連接線的長度能夠保證信號的完整性，因此把DDS部分作為子板的形式放在數(shù)字管理單元中是很好的選擇；DDR存儲器用于存儲目標(biāo)信號、干擾信號等的航跡數(shù)據(jù)以及調(diào)制信號下載的緩存；時鐘電路提供模塊工作所需要的時鐘，并提供時鐘與外參考同步的接口。
主控計算機與數(shù)字管理單元的交互內(nèi)容包括：控制命令、調(diào)制數(shù)據(jù)、航跡數(shù)據(jù)。其中控制命令包括：復(fù)位命令、設(shè)定工作模式、干擾樣式設(shè)定、啟動、停止。當(dāng)數(shù)字管理單元對命令進行動作后對計算機作出回應(yīng)上報。另一方面，主控計算機在對系統(tǒng)的其他模塊進行控制時，也是通過數(shù)字管理單元上的接口電路完成的，數(shù)字管理單元通過RS485總線與其他需要接收控制命令的模塊進行通信。RS485總線通過DSP的McBSP進行擴展接口。
調(diào)制數(shù)據(jù)主要包括隨時間變化的目標(biāo)多普勒調(diào)制數(shù)據(jù)、目標(biāo)特征參數(shù)調(diào)制數(shù)據(jù)、干擾信號多普勒調(diào)制數(shù)據(jù)。航跡數(shù)據(jù)包括隨時間變化的目標(biāo)航跡數(shù)據(jù)以及干擾信號航跡數(shù)據(jù)。所有的調(diào)制數(shù)據(jù)和航跡數(shù)據(jù)均由主控計算機下載到數(shù)字管理單元的存儲器中。
3 工作模式
3.1 延時回波模式
在延時回波模式下，數(shù)字管理單元首先要設(shè)定系統(tǒng)中的控制器件，包括接收機中的射頻開關(guān)、中頻開關(guān)、上變頻器中的中頻開關(guān)和射頻開關(guān)，同時告知其他模塊當(dāng)前系統(tǒng)的工作模式。在仿真進程中，數(shù)字管理單元還需根據(jù)航跡數(shù)據(jù)控制數(shù)字延遲線的讀入、讀出，同時控制主控計算機下發(fā)的調(diào)制信息,包括目標(biāo)的多普勒調(diào)制、特征參數(shù)調(diào)制等,延時回波模式系統(tǒng)工作圖如圖3所示。
3.2 直通模式
在直通模式下，信號從接收機的射頻輸入端到上變頻器的輸出端或者從接收機的中頻輸入端流向上變頻器的中頻輸出端，無需經(jīng)過延遲線，主控計算機也無需下載調(diào)制文件和航跡數(shù)據(jù)等，系統(tǒng)的工作流程與延時回波模式類似。數(shù)字管理單元只需要控制上、下變頻單元中的信號選擇開關(guān)即可。
3.3 干擾模式
干擾模式的工作流程與延遲回波模式比較類似，只是系統(tǒng)無需對目標(biāo)信號進行模擬，主控計算機也無需下載目標(biāo)的調(diào)制信號和航跡數(shù)據(jù)，整個目標(biāo)模擬通道處于關(guān)斷狀態(tài)。
3.4 信號記錄模式
在信號記錄模式下，系統(tǒng)的上變頻器不用工作，只需要接收機和目標(biāo)信號延遲線工作，并且第二本振信號為固定頻率，無需進行跳頻，主控計算機通過CPCI總線設(shè)置目標(biāo)模擬延遲線的工作狀態(tài)。數(shù)字管理單元通過RS485總線設(shè)置第二本振信號的頻率，并關(guān)斷上變頻器的本振使能信號。
3.5 任意波形模式
在任意波形模式下，系統(tǒng)的接收鏈路、AGC、瞬時測頻接收機都不用工作，主控計算機將波形文件下載到目標(biāo)信號延遲線中，由目標(biāo)延遲線輸出相應(yīng)的中頻信號。數(shù)字管理單元分別控制系統(tǒng)中的開關(guān)狀態(tài)，并根據(jù)要求設(shè)置第二本振信號的輸出頻率。
3.6 自檢模式
自檢模式分為接收機自檢和閉環(huán)自檢。自檢時，數(shù)字管理單元首先設(shè)置好系統(tǒng)中的開關(guān)控制信號，然后根據(jù)主控計算機的要求，發(fā)送相應(yīng)的頻率碼給自檢信號源，并對自檢信號源進行開關(guān)調(diào)制，同時控制數(shù)字延遲線的讀入，數(shù)字延遲線對輸入的自檢信號進行采集，并上傳給主控計算機，由計算機進行分析，完成對接收鏈路的自檢。接收機的自檢完成之后，主控計算機將數(shù)字延遲線置于閉環(huán)工作狀態(tài)，數(shù)字管理單元接收上變頻器輸出的自檢信息，完成對上變頻鏈路及整個閉環(huán)的自檢，包括上變頻器的延時和增益等參數(shù)。
自檢模式下數(shù)字管理單元控制自檢信號源生成脈沖寬度為8 ?滋s、脈沖重復(fù)周期為80 ?滋s的脈沖調(diào)制信號，共3個脈沖。
4 DSP程序設(shè)計
數(shù)字管理單元采用CPCI 接口，板載總?cè)萘克陌偃f門的Xilinx Virtex-2 Pro FPGA,所采用的DSP 為TI 的TMS320C6416,處理器頻率為600 MHz，同時板上提供1 GB 大容量的DDR存儲器。
數(shù)字管理單元與AGC、瞬時測頻等模塊的通信采取數(shù)據(jù)幀的方式。數(shù)據(jù)幀長度為32 bit，其低4 bit為傳輸?shù)臄?shù)據(jù)，4 bit~7 bit為各通信模塊的設(shè)備編號,其余位保留。其中，設(shè)備號1表示頻綜，2表示AGC，3表示瞬時測頻；數(shù)據(jù)位0表示上電初始狀態(tài)，1表示傳輸處于空閑狀態(tài)，2表示正處于傳輸過程中，3表示傳輸出錯。在傳輸時，有一個設(shè)備出錯，就中斷傳輸，回到上電初始狀態(tài)。
由用戶提供經(jīng)系統(tǒng)操作軟件做適當(dāng)處理后下載到數(shù)字管理單元的調(diào)制文件中，目標(biāo)信號的特征參數(shù)調(diào)制數(shù)據(jù)和雜波信號的特征參數(shù)調(diào)制數(shù)據(jù)有可能超過10 GB，無法一次性下載到數(shù)字管理單元中，因此需要在仿真過程中實時地下載到數(shù)字管理的單元中。
在DSP EMIFA的CE3空間定義有系統(tǒng)操作軟件和數(shù)字管理單元共享的控制功能寄存器，用以實現(xiàn)仿真的控制。仿真過程中，系統(tǒng)復(fù)位命令用于復(fù)位各模塊；系統(tǒng)復(fù)位寄存器的物理地址為0xB0000010,為0x00時表示復(fù)位有效，為0x01時表示停止復(fù)位。系統(tǒng)運行命令控制各模塊運行狀態(tài);系統(tǒng)運行寄存器的物理地址為0xB0000014,為0x00時表示停止運行,0x01時表示開始運行。系統(tǒng)工作模式表示當(dāng)前系統(tǒng)所處的工作模式；系統(tǒng)工作模式寄存器物理地址為0xB0000018。系統(tǒng)工作模式寄存器的低三位為工作模式指示，為0x0時為延時回波模式，0x1時為干擾模式，0x2時為信號記錄模式，0x3時為任意波形模式，0x4時為自檢模式，0x5時為直通模式，0x6為系統(tǒng)測試模式；第5和第4 bit為目標(biāo)回波個數(shù)；第8~6 bit為干擾目標(biāo)個數(shù)；第9 bit為開雜波干擾指示，為0x1時表示開雜波干擾。
EMIFA_Config emifaCfg0 = {
0x0005207C, /*Global Control Reg. (GBLCTL)*/ 0x0000c030, /*CE0 Space Control Reg. (CECTL0)*/
0x00000040, /*CE1 Space Control Reg. (CECTL1)*/
0x10D1C321, /*CE2 Space Control Reg. (CECTL2)*/
0x10D1C321, /*CE3 Space Control Reg. (CECTL3)*/
0x53116000, /*SDRAM Control Reg.(SDCTL) */
0x0000030D, /*SDRAM Timing Reg.(SDTIM)*/
0x00175F3F}； /*SDRAM Extended Reg.(SDEXT)*/
仿真過程中，由操控軟件下發(fā)的文件數(shù)據(jù)通過CPCI接口寫入數(shù)字管理單元的SDRAM數(shù)據(jù)存儲區(qū)。仿真數(shù)據(jù)再經(jīng)過EDMA搬移至FPGA的DRAM數(shù)據(jù)存儲區(qū)。
EDMA_Config cfgEdma= { //EDMA 傳輸參數(shù)
0x21340001, /*opt*/ /*Option*/
0x80002000, /*src*/ /*PC機地址*/
0x00000640, /*cnt*/ /*Transfer Counter-Numeric*/
0xb0002000, /*dst*/ /*DRAM首地址*/
0x00000000, /*idx*/ /*Index register-Numeric*/
0x00400000 /*rld*/；
根據(jù)系統(tǒng)要求，目標(biāo)信號和干擾信號航跡和多普勒調(diào)制數(shù)據(jù)的數(shù)據(jù)率為1 kHz，航跡數(shù)據(jù)位數(shù)為8 bit，多普勒數(shù)據(jù)位數(shù)為32 bit ，因此可以設(shè)定每個目標(biāo)或者干擾信號的航跡、多普勒存儲空間最大為10 MB，這樣可以持續(xù)仿真時間達2 000 s，如果是3個目標(biāo)、5個干擾同時存在，需要存儲容量為80 MB。雜波調(diào)制數(shù)據(jù)的數(shù)據(jù)率為100 kHz，數(shù)據(jù)位數(shù)8 bit,如果持續(xù)仿真時間為2 000 s，單路需要200 MB的存儲空間，雙路則需要400 MB。其DSP程序工作流程如圖4所示。
在DSP的軟件編寫過程中，由于數(shù)字管理單元起著仿真控制的核心作用，系統(tǒng)的功能繁多，DSP的控制功能更為突出，而且程序編寫會遇到系統(tǒng)不同工作模式下的信號握手和信息傳遞，需要根據(jù)程序的功能結(jié)構(gòu)和DSP C語言的特點做好程序優(yōu)化,提高系統(tǒng)運行速度。經(jīng)過系統(tǒng)聯(lián)調(diào)，該模擬器可實現(xiàn)雷達目標(biāo)的模擬,并取得了滿意的效果。
參考文獻
[1] 丁鷺飛, 耿富錄. 雷達原理[M]. 西安:西安電子科技大學(xué)出版社, 2006.
[2] 米切爾 R L.雷達系統(tǒng)模擬[M].北京: 科學(xué)出版社, 1982.
[3] 黃培康.雷達目標(biāo)特性[M].北京:電子工業(yè)出版社,2005.
[4] 王國玉.雷達電子戰(zhàn)系統(tǒng)數(shù)學(xué)仿真與評估[M].北京:國防工業(yè)出版社, 2004.
[5] 于鳳芹.TMS320 C6000 DSP結(jié)構(gòu)原理與硬件設(shè)計[M].北京: 北京航空航天大學(xué)出版社, 2008.