</a>摘   要： 根據(jù)某型海上雷達(dá)的多目標(biāo)、多體制、多模式的要求，提出一種采用DSP" title="DSP">DSP" title="DSP">DSP" title="DSP">DSP作為主控部件的方案實(shí)現(xiàn)雷達(dá)目標(biāo)模擬。經(jīng)過(guò)系統(tǒng)聯(lián)調(diào)，該模擬器可實(shí)現(xiàn)雷達(dá)目標(biāo)的模擬,并取得了滿意的效果。
關(guān)鍵詞： 雷達(dá)模擬； 目標(biāo)模擬； DSP

    現(xiàn)代雷達(dá)系統(tǒng)日趨復(fù)雜、功能多樣，系統(tǒng)調(diào)試工作難度加大。雷達(dá)外場(chǎng)檢測(cè)的技術(shù)難度大、成本也高。利用DSP/FPGA的高速計(jì)算性能、直接數(shù)字合成和數(shù)字射頻存儲(chǔ)的雷達(dá)目標(biāo)模擬技術(shù)，可以實(shí)現(xiàn)多種復(fù)雜方式下的目標(biāo)回波信號(hào)的實(shí)時(shí)模擬。
1 系統(tǒng)功能及組成
    某型雷達(dá)模擬器要求能夠模擬海上單個(gè)或者多個(gè)目標(biāo)的回波信號(hào)，模擬各種體制的干擾信號(hào)，模擬理論仿真的雜波信號(hào)或者外場(chǎng)試驗(yàn)采集的雜波信號(hào)，并具有長(zhǎng)時(shí)間的信號(hào)記錄和任意波形發(fā)生器功能。根據(jù)系統(tǒng)使用要求和工作模式，結(jié)合現(xiàn)有的成熟技術(shù)，系統(tǒng)組成如圖 1所示。

    接收機(jī)將Ku波段的雷達(dá)信號(hào)下變頻到中頻，送給數(shù)字儲(chǔ)頻器進(jìn)行信號(hào)的存儲(chǔ)和延時(shí)處理，瞬時(shí)測(cè)頻接收機(jī)在第一次變頻后對(duì)輸入信號(hào)的頻率進(jìn)行測(cè)試，并將頻率控制碼送給頻率綜合器，頻率綜合器在頻控碼的作用下輸出與之對(duì)應(yīng)的本振信號(hào)，使得到達(dá)數(shù)字儲(chǔ)頻器的信號(hào)頻率為一固定頻率。AGC分系統(tǒng)對(duì)經(jīng)過(guò)一次變頻的信號(hào)進(jìn)行檢波，測(cè)試輸入信號(hào)的功率電平，形成系統(tǒng)的觸發(fā)信號(hào)和接收機(jī)的增益控制信號(hào)，使得到達(dá)數(shù)字儲(chǔ)頻的中頻信號(hào)功率為恒定值，同時(shí)將輸入信號(hào)的幅度值送給數(shù)字管理單元作為角度欺騙模擬的參照。
    數(shù)字儲(chǔ)頻分系統(tǒng)在系統(tǒng)觸發(fā)信號(hào)和數(shù)字管理單元的作用下，對(duì)輸入的中頻信號(hào)進(jìn)行采樣存儲(chǔ)、延時(shí)，從而模擬目標(biāo)的反射信號(hào)以及設(shè)定的干擾信號(hào)和雜波信號(hào)的載波。另一方面，當(dāng)系統(tǒng)工作于信號(hào)記錄模式時(shí)，數(shù)字儲(chǔ)頻分系統(tǒng)對(duì)輸入的信號(hào)進(jìn)行采集并上傳給主控計(jì)算機(jī)，完成系統(tǒng)對(duì)信號(hào)的記錄功能。當(dāng)系統(tǒng)工作于任意波形輸出模式時(shí)，數(shù)字儲(chǔ)頻接收主控計(jì)算機(jī)下發(fā)的波形數(shù)據(jù)，將其轉(zhuǎn)換為模擬信號(hào)，由上變頻器變到Ku波段，完成任意波形輸出的功能。數(shù)字管理單元根據(jù)設(shè)定的場(chǎng)景參數(shù)，完成對(duì)整個(gè)系統(tǒng)的控制，設(shè)定系統(tǒng)的工作模式，協(xié)調(diào)系統(tǒng)各分機(jī)，下傳來(lái)自主控計(jì)算機(jī)的控制信息，并把系統(tǒng)的自檢信息上傳給主控計(jì)算機(jī)。
    特征參數(shù)調(diào)制器接收來(lái)自數(shù)字儲(chǔ)頻的目標(biāo)信號(hào)、干擾信號(hào)和雜波載波，根據(jù)系統(tǒng)的設(shè)定對(duì)信號(hào)進(jìn)行相應(yīng)的調(diào)制，包括信號(hào)的多普勒調(diào)制和目標(biāo)及雜波的特性調(diào)制，調(diào)制數(shù)據(jù)由主控計(jì)算機(jī)下傳給數(shù)字管理單元，再由數(shù)字管理單元送給特征參數(shù)調(diào)制器，特征參數(shù)調(diào)制器將其轉(zhuǎn)換為模擬信號(hào)后對(duì)載波信號(hào)進(jìn)行調(diào)制。
    上變頻器將特征參數(shù)調(diào)制器輸出的信號(hào)上變頻到Ku波段，同時(shí)對(duì)輸出的信號(hào)功率進(jìn)行控制，模擬由雷達(dá)與目標(biāo)相對(duì)距離變化引起的功率波動(dòng)。
    頻率綜合器為系統(tǒng)的上下變頻提供本振信號(hào)以及系統(tǒng)各單元工作所需要的參考時(shí)鐘，同時(shí)協(xié)同特征參數(shù)調(diào)制器完成對(duì)信號(hào)的多普勒調(diào)制。

2 數(shù)字管理單元
    數(shù)字管理單元是整個(gè)系統(tǒng)的控制中心，它根據(jù)主控計(jì)算機(jī)下發(fā)的工作參數(shù)，實(shí)時(shí)協(xié)調(diào)系統(tǒng)各部件的工作，主要控制內(nèi)容包括：
    ·根據(jù)系統(tǒng)設(shè)定的工作模式，控制系統(tǒng)接收機(jī)、上變頻器、頻率綜合器等信號(hào)鏈路中的開關(guān)，使得信號(hào)流向與工作模式相符合；
    ·根據(jù)系統(tǒng)下發(fā)的目標(biāo)航跡數(shù)據(jù)，控制數(shù)字延遲線的工作狀態(tài)，包括使能、復(fù)位、信號(hào)讀入、信號(hào)讀出等；
    ·根據(jù)系統(tǒng)下發(fā)的調(diào)制數(shù)據(jù)，形成特征參數(shù)調(diào)制器的調(diào)制信號(hào)；
    ·接收AGC的觸發(fā)信號(hào)，完成對(duì)輸入信號(hào)重復(fù)頻率的測(cè)試，實(shí)時(shí)調(diào)整雜波信號(hào)的讀出時(shí)間；
    ·在自檢狀態(tài)下，配合頻率綜合器產(chǎn)生自檢信號(hào)，對(duì)接收機(jī)的增益、延時(shí)進(jìn)行檢測(cè)；接收上變頻器的自檢信息，完成對(duì)上變頻鏈路的增益、延時(shí)的自檢。
    數(shù)字管理單元(如圖2)主要由DSP、FPGA、接口擴(kuò)展板、D/A模塊、DDS電路、DDR存儲(chǔ)器、時(shí)鐘電路等組成。DSP完成系統(tǒng)實(shí)時(shí)控制信息的解算，同時(shí)還包含了CPCI接口電路；FPGA是可編程邏輯電路，根據(jù)系統(tǒng)的控制要求，產(chǎn)生相應(yīng)的控制信號(hào)；接口擴(kuò)展板主要是考慮到數(shù)字管理單元與其他模塊的信號(hào)連接問(wèn)題，因?yàn)榕c模塊的連接線太多，因此需要采用標(biāo)準(zhǔn)的CPCI后走線板來(lái)解決與模塊的連接問(wèn)題，擴(kuò)展板同時(shí)對(duì)信號(hào)進(jìn)行驅(qū)動(dòng)；D/A模塊主要把下傳的調(diào)制數(shù)據(jù)轉(zhuǎn)換為模擬信號(hào)送給特征參數(shù)調(diào)制器；DDS電路參照頻率綜合器中的DDS產(chǎn)生部分，主要因?yàn)槟繕?biāo)及干擾信號(hào)的多普勒調(diào)制實(shí)時(shí)性很強(qiáng)，需要很快地改變DDS的輸出頻率，控制信號(hào)的速率很高，在高速的控制條件下，減小連接線的長(zhǎng)度能夠保證信號(hào)的完整性，因此把DDS部分作為子板的形式放在數(shù)字管理單元中是很好的選擇；DDR存儲(chǔ)器用于存儲(chǔ)目標(biāo)信號(hào)、干擾信號(hào)等的航跡數(shù)據(jù)以及調(diào)制信號(hào)下載的緩存；時(shí)鐘電路提供模塊工作所需要的時(shí)鐘，并提供時(shí)鐘與外參考同步的接口。

    主控計(jì)算機(jī)與數(shù)字管理單元的交互內(nèi)容包括：控制命令、調(diào)制數(shù)據(jù)、航跡數(shù)據(jù)。其中控制命令包括：復(fù)位命令、設(shè)定工作模式、干擾樣式設(shè)定、啟動(dòng)、停止。當(dāng)數(shù)字管理單元對(duì)命令進(jìn)行動(dòng)作后對(duì)計(jì)算機(jī)作出回應(yīng)上報(bào)。另一方面，主控計(jì)算機(jī)在對(duì)系統(tǒng)的其他模塊進(jìn)行控制時(shí)，也是通過(guò)數(shù)字管理單元上的接口電路完成的，數(shù)字管理單元通過(guò)RS485總線與其他需要接收控制命令的模塊進(jìn)行通信。RS485總線通過(guò)DSP的McBSP進(jìn)行擴(kuò)展接口。
    調(diào)制數(shù)據(jù)主要包括隨時(shí)間變化的目標(biāo)多普勒調(diào)制數(shù)據(jù)、目標(biāo)特征參數(shù)調(diào)制數(shù)據(jù)、干擾信號(hào)多普勒調(diào)制數(shù)據(jù)。航跡數(shù)據(jù)包括隨時(shí)間變化的目標(biāo)航跡數(shù)據(jù)以及干擾信號(hào)航跡數(shù)據(jù)。所有的調(diào)制數(shù)據(jù)和航跡數(shù)據(jù)均由主控計(jì)算機(jī)下載到數(shù)字管理單元的存儲(chǔ)器中。
3 工作模式
3.1 延時(shí)回波模式
    在延時(shí)回波模式下，數(shù)字管理單元首先要設(shè)定系統(tǒng)中的控制器件，包括接收機(jī)中的射頻開關(guān)、中頻開關(guān)、上變頻器中的中頻開關(guān)和射頻開關(guān)，同時(shí)告知其他模塊當(dāng)前系統(tǒng)的工作模式。在仿真進(jìn)程中，數(shù)字管理單元還需根據(jù)航跡數(shù)據(jù)控制數(shù)字延遲線的讀入、讀出，同時(shí)控制主控計(jì)算機(jī)下發(fā)的調(diào)制信息,包括目標(biāo)的多普勒調(diào)制、特征參數(shù)調(diào)制等,延時(shí)回波模式系統(tǒng)工作圖如圖3所示。

3.2 直通模式
    在直通模式下，信號(hào)從接收機(jī)的射頻輸入端到上變頻器的輸出端或者從接收機(jī)的中頻輸入端流向上變頻器的中頻輸出端，無(wú)需經(jīng)過(guò)延遲線，主控計(jì)算機(jī)也無(wú)需下載調(diào)制文件和航跡數(shù)據(jù)等，系統(tǒng)的工作流程與延時(shí)回波模式類似。數(shù)字管理單元只需要控制上、下變頻單元中的信號(hào)選擇開關(guān)即可。
3.3 干擾模式
    干擾模式的工作流程與延遲回波模式比較類似，只是系統(tǒng)無(wú)需對(duì)目標(biāo)信號(hào)進(jìn)行模擬，主控計(jì)算機(jī)也無(wú)需下載目標(biāo)的調(diào)制信號(hào)和航跡數(shù)據(jù)，整個(gè)目標(biāo)模擬通道處于關(guān)斷狀態(tài)。
3.4 信號(hào)記錄模式
    在信號(hào)記錄模式下，系統(tǒng)的上變頻器不用工作，只需要接收機(jī)和目標(biāo)信號(hào)延遲線工作，并且第二本振信號(hào)為固定頻率，無(wú)需進(jìn)行跳頻，主控計(jì)算機(jī)通過(guò)CPCI總線設(shè)置目標(biāo)模擬延遲線的工作狀態(tài)。數(shù)字管理單元通過(guò)RS485總線設(shè)置第二本振信號(hào)的頻率，并關(guān)斷上變頻器的本振使能信號(hào)。
3.5 任意波形模式
    在任意波形模式下，系統(tǒng)的接收鏈路、AGC、瞬時(shí)測(cè)頻接收機(jī)都不用工作，主控計(jì)算機(jī)將波形文件下載到目標(biāo)信號(hào)延遲線中，由目標(biāo)延遲線輸出相應(yīng)的中頻信號(hào)。數(shù)字管理單元分別控制系統(tǒng)中的開關(guān)狀態(tài)，并根據(jù)要求設(shè)置第二本振信號(hào)的輸出頻率。
3.6 自檢模式
    自檢模式分為接收機(jī)自檢和閉環(huán)自檢。自檢時(shí)，數(shù)字管理單元首先設(shè)置好系統(tǒng)中的開關(guān)控制信號(hào)，然后根據(jù)主控計(jì)算機(jī)的要求，發(fā)送相應(yīng)的頻率碼給自檢信號(hào)源，并對(duì)自檢信號(hào)源進(jìn)行開關(guān)調(diào)制，同時(shí)控制數(shù)字延遲線的讀入，數(shù)字延遲線對(duì)輸入的自檢信號(hào)進(jìn)行采集，并上傳給主控計(jì)算機(jī)，由計(jì)算機(jī)進(jìn)行分析，完成對(duì)接收鏈路的自檢。接收機(jī)的自檢完成之后，主控計(jì)算機(jī)將數(shù)字延遲線置于閉環(huán)工作狀態(tài)，數(shù)字管理單元接收上變頻器輸出的自檢信息，完成對(duì)上變頻鏈路及整個(gè)閉環(huán)的自檢，包括上變頻器的延時(shí)和增益等參數(shù)。
    自檢模式下數(shù)字管理單元控制自檢信號(hào)源生成脈沖寬度為8 ?滋s、脈沖重復(fù)周期為80 ?滋s的脈沖調(diào)制信號(hào)，共3個(gè)脈沖。
4 DSP程序設(shè)計(jì)
    數(shù)字管理單元采用CPCI 接口，板載總?cè)萘克陌偃f(wàn)門的Xilinx Virtex-2 Pro FPGA,所采用的DSP 為TI 的TMS320C6416,處理器頻率為600 MHz，同時(shí)板上提供1 GB 大容量的DDR存儲(chǔ)器。
    數(shù)字管理單元與AGC、瞬時(shí)測(cè)頻等模塊的通信采取數(shù)據(jù)幀的方式。數(shù)據(jù)幀長(zhǎng)度為32 bit，其低4 bit為傳輸?shù)臄?shù)據(jù)，4 bit~7 bit為各通信模塊的設(shè)備編號(hào),其余位保留。其中，設(shè)備號(hào)1表示頻綜，2表示AGC，3表示瞬時(shí)測(cè)頻；數(shù)據(jù)位0表示上電初始狀態(tài)，1表示傳輸處于空閑狀態(tài)，2表示正處于傳輸過(guò)程中，3表示傳輸出錯(cuò)。在傳輸時(shí)，有一個(gè)設(shè)備出錯(cuò)，就中斷傳輸，回到上電初始狀態(tài)。
    由用戶提供經(jīng)系統(tǒng)操作軟件做適當(dāng)處理后下載到數(shù)字管理單元的調(diào)制文件中，目標(biāo)信號(hào)的特征參數(shù)調(diào)制數(shù)據(jù)和雜波信號(hào)的特征參數(shù)調(diào)制數(shù)據(jù)有可能超過(guò)10 GB，無(wú)法一次性下載到數(shù)字管理單元中，因此需要在仿真過(guò)程中實(shí)時(shí)地下載到數(shù)字管理的單元中。
    在DSP EMIFA的CE3空間定義有系統(tǒng)操作軟件和數(shù)字管理單元共享的控制功能寄存器，用以實(shí)現(xiàn)仿真的控制。仿真過(guò)程中，系統(tǒng)復(fù)位命令用于復(fù)位各模塊；系統(tǒng)復(fù)位寄存器的物理地址為0xB0000010,為0x00時(shí)表示復(fù)位有效，為0x01時(shí)表示停止復(fù)位。系統(tǒng)運(yùn)行命令控制各模塊運(yùn)行狀態(tài);系統(tǒng)運(yùn)行寄存器的物理地址為0xB0000014,為0x00時(shí)表示停止運(yùn)行,0x01時(shí)表示開始運(yùn)行。系統(tǒng)工作模式表示當(dāng)前系統(tǒng)所處的工作模式；系統(tǒng)工作模式寄存器物理地址為0xB0000018。系統(tǒng)工作模式寄存器的低三位為工作模式指示，為0x0時(shí)為延時(shí)回波模式，0x1時(shí)為干擾模式，0x2時(shí)為信號(hào)記錄模式，0x3時(shí)為任意波形模式，0x4時(shí)為自檢模式，0x5時(shí)為直通模式，0x6為系統(tǒng)測(cè)試模式；第5和第4 bit為目標(biāo)回波個(gè)數(shù)；第8~6 bit為干擾目標(biāo)個(gè)數(shù)；第9 bit為開雜波干擾指示，為0x1時(shí)表示開雜波干擾。
    EMIFA_Config emifaCfg0 = {
    0x0005207C,     /*Global Control Reg. (GBLCTL)*/               0x0000c030,     /*CE0 Space Control Reg. (CECTL0)*/
        0x00000040,       /*CE1 Space Control Reg. (CECTL1)*/
        0x10D1C321,    /*CE2 Space Control Reg. (CECTL2)*/
        0x10D1C321,    /*CE3 Space Control Reg. (CECTL3)*/
        0x53116000,     /*SDRAM Control Reg.(SDCTL) */
        0x0000030D,    /*SDRAM Timing Reg.(SDTIM)*/
        0x00175F3F}；   /*SDRAM Extended Reg.(SDEXT)*/
    仿真過(guò)程中，由操控軟件下發(fā)的文件數(shù)據(jù)通過(guò)CPCI接口寫入數(shù)字管理單元的SDRAM數(shù)據(jù)存儲(chǔ)區(qū)。仿真數(shù)據(jù)再經(jīng)過(guò)EDMA搬移至FPGA的DRAM數(shù)據(jù)存儲(chǔ)區(qū)。
　    EDMA_Config  cfgEdma= {              //EDMA 傳輸參數(shù)
        0x21340001, /*opt*/   /*Option*/
        0x80002000, /*src*/   /*PC機(jī)地址*/  
        0x00000640, /*cnt*/   /*Transfer Counter-Numeric*/
        0xb0002000, /*dst*/   /*DRAM首地址*/
        0x00000000, /*idx*/   /*Index register-Numeric*/
        0x00400000  /*rld*/；
    根據(jù)系統(tǒng)要求，目標(biāo)信號(hào)和干擾信號(hào)航跡和多普勒調(diào)制數(shù)據(jù)的數(shù)據(jù)率為1 kHz，航跡數(shù)據(jù)位數(shù)為8 bit，多普勒數(shù)據(jù)位數(shù)為32 bit ，因此可以設(shè)定每個(gè)目標(biāo)或者干擾信號(hào)的航跡、多普勒存儲(chǔ)空間最大為10 MB，這樣可以持續(xù)仿真時(shí)間達(dá)2 000 s，如果是3個(gè)目標(biāo)、5個(gè)干擾同時(shí)存在，需要存儲(chǔ)容量為80 MB。雜波調(diào)制數(shù)據(jù)的數(shù)據(jù)率為100 kHz，數(shù)據(jù)位數(shù)8 bit,如果持續(xù)仿真時(shí)間為2 000 s，單路需要200 MB的存儲(chǔ)空間，雙路則需要400 MB。其DSP程序工作流程如圖4所示。

    在DSP的軟件編寫過(guò)程中，由于數(shù)字管理單元起著仿真控制的核心作用，系統(tǒng)的功能繁多，DSP的控制功能更為突出，而且程序編寫會(huì)遇到系統(tǒng)不同工作模式下的信號(hào)握手和信息傳遞，需要根據(jù)程序的功能結(jié)構(gòu)和DSP C語(yǔ)言的特點(diǎn)做好程序優(yōu)化,提高系統(tǒng)運(yùn)行速度。經(jīng)過(guò)系統(tǒng)聯(lián)調(diào)，該模擬器可實(shí)現(xiàn)雷達(dá)目標(biāo)的模擬,并取得了滿意的效果。
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