逐次逼近型ADC是采樣速率低于5 MS/s的中高分辨率應(yīng)用的常見結(jié)構(gòu)，SAR ADC的分辨率一般為8~16位，具有低功耗、小尺寸等特點，因此具有較寬的應(yīng)用范圍，如：便攜式儀器電池供電儀表、工業(yè)控制和數(shù)據(jù)/信號采集器等[1]。
    在現(xiàn)有工藝水平下，由于受電容失配、系統(tǒng)失調(diào)以及噪聲等因素的限制，采用電荷再分配結(jié)構(gòu)的SAR ADC能夠達到的最高精度被限制在12位左右[2]。因此，高精度ADC設(shè)計必須依靠校準技術(shù)。一般校準技術(shù)有兩類：模擬校準技術(shù)是在模擬領(lǐng)域把相關(guān)的量調(diào)整到正常數(shù)值或者利用激光對芯片元件進行修正，但這種技術(shù)成本高，且容易受到封裝時機械應(yīng)力的影響；還有一種數(shù)字校準技術(shù)，通過把電路中失配誤差等影響在數(shù)字領(lǐng)域描述，然后在數(shù)字領(lǐng)域?qū)敵龃a進行調(diào)整，而不關(guān)心模擬領(lǐng)域的物理量數(shù)值[3]。數(shù)字校準是現(xiàn)行校準技術(shù)的主流。
    提出一種基于二進制加權(quán)電容陣列DAC的數(shù)字校準算法，用一個低精度的DAC表示各個待校準電容的失配誤差值，然后在AD轉(zhuǎn)換過程中，將相應(yīng)的誤差電壓加載到電容陣列中，實現(xiàn)對電容網(wǎng)絡(luò)的校準。
1 SAR ADC內(nèi)核原理
    SAR ADC的基本結(jié)構(gòu)由比較器、DAC、SAR邏輯控制電路組成，如圖1所示。

    基本工作過程：首先模擬輸入Vin被采樣保持，送入比較器的一端， N位SAR寄存器的初始值為中間值（即100……00），DAC將該值轉(zhuǎn)換為對應(yīng)模擬量VDAC=VREF/2(VREF是ADC的基準電壓)。比較器開始比較Vin與VDAC的大小。若Vin>VDAC，則比較器輸出1，SAR寄存器的最高位保持，次高位預(yù)置為1；反之，比較器輸出0，SAR寄存器的最高位為0，次高位預(yù)置為1，ADC進行下一次比較。這樣反復(fù)逐次比較直到SAR寄存器的最低位，寄存器中保存的N位數(shù)字量就是ADC的轉(zhuǎn)換結(jié)果。
2 數(shù)字校準算法
    數(shù)字校準算法的基本思想是在ADC正常使用前，先計算電容失配等的一些非線性誤差，把誤差相應(yīng)地在數(shù)字領(lǐng)域用校準碼形式描述，并在正常工作過程中把這些校準碼加載到電路中進行誤差校準，從而達到校準失配的目的。校準碼的產(chǎn)生和使用有不同的算法[4，5]，本文設(shè)計了一種從低位到高位電容依次校準的思想。
2.1 校準碼產(chǎn)生的算法原理說明
    本設(shè)計中采用對稱的分段電容結(jié)構(gòu)，如圖2。對稱差分結(jié)構(gòu)使得比較器輸入負載相等，消除比較器的共模噪聲，提高信噪比；分段電容陣列采用高位與低位通過過渡電容耦合的結(jié)構(gòu)，保證了MSB的高精度以及LSB的單調(diào)性。N（N=M+K）位的SAR ADC由左右側(cè)差分結(jié)構(gòu)的高M位DAC以及左側(cè)低K位的DAC構(gòu)成，右側(cè)低K位則用于校準電容陣列的失配誤差。

    產(chǎn)生校準碼的工作過程中，設(shè)置兩種電容陣列工作狀態(tài)：Φ1工作狀態(tài)下接入一組電容，并將左右側(cè)電容陣列的輸出與比較器的輸入端斷開（比較器兩端輸入均為0），同時電容陣列輸出端接共模電平VCM；Φ2工作狀態(tài)下接入另一組電容，輸出接比較器兩端的輸入端進行比較。通過兩種工作時序的切換，根據(jù)電荷守恒以及電荷重分配原理，待校準電容之間的失配誤差可以通過右側(cè)低K位的校準電容陣列表示出來。
    下面以高位電容為例，分析校準碼產(chǎn)生原理細節(jié)。圖3為在兩個不同的工作狀態(tài)下左側(cè)電容陣列的等效模型。

    圖3中，CLN表示左側(cè)電容陣列中除了C1、C2電容外的所有電容之和，C1表示已經(jīng)校準的所有電容之和，C2表示目前待校準的電容，且C1、C2為相鄰的兩組電容，設(shè)CT表示左側(cè)電容陣列總電容值，即有CLN+C1+C2=CT。VL端接入比較器的一個輸入端，根據(jù)Φ1、Φ2兩種工作狀態(tài)下的電荷守恒原理，則有：
 

式(4)中，C1是已校準電容，且C2與C1之間有相互聯(lián)系的權(quán)重關(guān)系，而C2與C1之間的失配誤差可以通過CV描述出來。CV的值對應(yīng)右側(cè)低K位電容陣列的開關(guān)二進制值，即將電容失配誤差的影響通過數(shù)字域描述出來，并在正常轉(zhuǎn)換過程中，將這些誤差通過相應(yīng)的處理后加載在電路中，實現(xiàn)校準誤差的效果。
2.2 SAR ADC校準算法的實現(xiàn)
    假設(shè)單位電容的失配誤差為?駐，通過對應(yīng)位電容數(shù)量的加和，可以近似模擬高位電容誤差的統(tǒng)計分布情況。當每位電容的統(tǒng)計誤差與其對應(yīng)的權(quán)重(2n)乘積超過單位權(quán)值時，需要考慮對此位進行校準。
    現(xiàn)假設(shè)需要校準的最低位電容CL1為左側(cè)低K位電容陣列中的某電容。將CL1低一位的電容C0視為基準電容值，高位電容則需要依次校準為2i×C0，以達到相互匹配的關(guān)系。首先需要用右側(cè)低位校準電容陣列表示出基準電容C0的大小。在Φ1工作狀態(tài)，左右側(cè)電容陣列均不接入電容，輸出接共模電平。Φ2工作狀態(tài)，左側(cè)電容陣列接入C0，同時右側(cè)低位校準電容陣列接入可變的Cv0電容，觀察比較器的輸出，當比較器輸出發(fā)生跳變時，有：
 
    Calib集合保存的是對應(yīng)位電容的校準碼值，在正常的SAR ADC模數(shù)轉(zhuǎn)化過程中，加載到右側(cè)低位的校準電容陣列中，與對應(yīng)待校準電容的共同作用下，起到校準電容失配誤差的效果。
3 系統(tǒng)行為級仿真及結(jié)果分析
    設(shè)置單位電容的失配誤差為0.5%，建立帶有統(tǒng)計分布失配誤差的14 bit電容陣列模型。由于本次的系統(tǒng)行為級仿真是為了驗證校準算法的正確性及有效性，因此，設(shè)計比較器為理想的比較器，可以實現(xiàn)無限精度的比較。
    系統(tǒng)級仿真內(nèi)容包括采用碼密度直方圖方式仿真微分非線性（DNL）和積分非線性（INL）等常規(guī)靜態(tài)參數(shù)，并采用FFT法進行頻譜分析，仿真信噪比、信噪失真比和有效位數(shù)等動態(tài)參數(shù)[6]。
    進行靜態(tài)參數(shù)仿真時，滿足0.3LSB精度、95%置信度，仿真點數(shù)設(shè)置為220個。
    對于ADC的頻譜分析，設(shè)置采樣頻率fs為200 kHz，采樣點數(shù)為N為8 192個點，采樣的周期數(shù)M為129個。
    SAR ADC在未進行數(shù)字校準時，由于電容之間的失配誤差導(dǎo)致ADC非線性，引起頻譜的失真，在頻譜圖上表現(xiàn)出明顯的諧波，造成信噪比以及有效位數(shù)都比較低。從仿真結(jié)果(見圖5、圖6)可以看出信號噪聲失真比SNDR為72.9 dB，有效位數(shù)僅為11.82 bit。靜態(tài)參數(shù)INL、DNL分別為2.86 LSB、5.01 LSB，說明存在嚴重的失碼。

    在相同采樣頻率及輸入信號的情況下，對SAR ADC進行數(shù)字校準。從仿真結(jié)果可以看出(見圖7、圖8)，校準后，ADC的非線性有了明顯改善，SNDR有明顯的提高，為85.1 dB，有效位數(shù)為13.85 bit，接近理想的轉(zhuǎn)換位數(shù)。靜態(tài)參數(shù)INL、DNL分別為0.25 LSB、0.26 LSB。

    本文詳細介紹了一種基于二進制加權(quán)電容陣列SAR ADC的數(shù)字校準算法。該算法通過利用兩種不同工作狀態(tài)下電容陣列電荷守恒以及電荷重分配原理，實現(xiàn)由低位到高位依次校準電容的目的，大大改善了整體SAR ADC由電容失配引起的非線性。通過對實際14 bit SAR ADC系統(tǒng)級的仿真可以看到，在加入校準算法后，ADC的信噪比以及有效位數(shù)得到明顯的提高，非線性失真很大程度上得到了抑制，即驗證了本校準算法的正確性和有效性，為高精度SAR ADC的設(shè)計提供了有效而且易于實現(xiàn)的數(shù)字校準算法。
參考文獻
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